數(shù)字鐘總體設(shè)計方案

數(shù)字鐘(DE2)總體設(shè)計方案電子工程學院集成電路0701班楊婷日期：2010年6月30日1概述該系統(tǒng)是一個電子表，可以用于顯示時、分、秒，設(shè)定鬧鐘和整點報時，輸入是鍵控，輸出時LED指示燈，七個LED數(shù)碼管。以時、分、秒計時，完成24進制數(shù)，有校時和鬧鐘功能，并可顯示。2設(shè)計目標2.1功能定義本系統(tǒng)利用VerilogHDL語言自頂向下的設(shè)計方法設(shè)計數(shù)字鐘,并通過modelsim和quartusII完成綜合、仿真。此程序通過下載到DE2開發(fā)板上,可應用于實際的數(shù)字鐘顯示中，實現(xiàn)了基本的計時顯示設(shè)置，調(diào)整時間的功能。具體顯示使用6個七段數(shù)碼顯示管來分別顯示小時，分鐘，秒，和三種模式的顯示，并且能夠用兩個按鍵來設(shè)置時間。2.2引腳描述名稱方向位寬功能所接管腳系統(tǒng)時鐘信號（50MHZ）PIN_N2clkinput1PIN_N23modeinputinput11模式轉(zhuǎn)換計數(shù)和校時PIN_P23change加一的信號PIN_AF22PIN_AE22PIN_AF23alertoutputoutputoutputoutputOutput11117顯示是否設(shè)置鬧鐘產(chǎn)生鬧鈴時顯示閃爍調(diào)整時間的小時顯示LD_alertLD_hourLD_minodata0調(diào)整時間的分鐘時顯示PIN_AE23HEX0所對應的管腳數(shù)碼管顯示秒的個位odata1odata2odata3OutputOutputOutput777數(shù)碼管顯示秒的十位數(shù)碼管顯示分的個位數(shù)碼管顯示分的十位HEX1所對應的管腳HEX2所對應的管腳HEX3所對應的管腳Odata4Odata5Odata6OutputOutputOutput777數(shù)碼管顯示時的個位HEX4所對應的管腳HEX5所對應的管腳HEX6所對應的管腳數(shù)碼管顯示時的十位數(shù)碼管顯示三種模式2.3接口時序接入DE2板子上的時鐘50MHZ作為全局時鐘，其余均采用分頻方法實現(xiàn)。3頂層方案設(shè)計3.1模塊劃分分為LED顯示模塊和時鐘模塊。在數(shù)字鐘主模塊部分有計時，校時和鬧鐘模塊。分頻模塊3.2LED顯示模塊編寫B(tài)CD數(shù)碼管的編譯（decode）模塊，輸入為其他計數(shù)電路的輸出，而其輸出作為驅(qū)動實際七段數(shù)碼管的輸入。3.3主模塊計時模塊：1.秒計時：使用60進制計數(shù)器，計數(shù)從0~59，使用一個8位寄存器的低四位表示個位，并計數(shù)0~9，高四位表示十位0~5，并計數(shù)。2.分鐘計時：使用60進制計數(shù)器，計數(shù)從0~59，使用一個8位寄存器的低四位表示個位，并計數(shù)0~9，高四位表示十位，并計數(shù)0~5。3.小時計時：使用24進制計數(shù)器，計數(shù)從0~23，使用一個8位寄存器的低四位表示個位，計數(shù)0~9，高四位表示十位,計數(shù)0~2?？刂颇KMode計數(shù)從0到2，進行三種模式的轉(zhuǎn)化，0：計時模塊，1：鬧鐘模塊，2：校時模塊。校時模塊：重新調(diào)用計時模塊，每來一次上升沿，即每按一次按鍵則啟動計時模塊加一完成校時，當切換狀態(tài)時自動校時。3.4分頻模塊分頻方法采用分部分頻法，由于DE2用的是50Mhz的系統(tǒng)時鐘，所以先進行50分頻，分成1Mhz;進行50M分頻，分成1hz;再進行25M分頻，得到頻率為2Hz的時鐘。1HZ時鐘在頂層模塊里邊，由于LED顯示模塊用1HZ的時鐘。4驗證詳見數(shù)字鐘驗證方案.doc。5測試詳見功能仿真.doc。6設(shè)計開發(fā)流程針對數(shù)字中所要實現(xiàn)的功能要求，根據(jù)需要完成所需功能，并結(jié)合實際當中電子表的功能完成自己的設(shè)計。采用自頂向下的正向設(shè)計方法。本系統(tǒng)中數(shù)字鐘設(shè)計開發(fā)遵循如下技術(shù)路線：（1）系統(tǒng)設(shè)計系統(tǒng)設(shè)計是完成本次課程設(shè)計的重要部分，根據(jù)所提供的板子完成所需性能，確定能夠保證所需要功能能夠順利實現(xiàn)。（2）總體方案設(shè)計在確定了FPGA開發(fā)板之后，經(jīng)過詳細的總體方案設(shè)計。確定將系統(tǒng)劃分為LED顯示模塊和數(shù)字鐘主模塊，在主模塊里完成了計時、校時、鬧鐘等功能。（3）前端設(shè)計與仿真驗證前端電路設(shè)計采用自頂向下的設(shè)計方法。在頂層模塊劃分的基礎(chǔ)上進行進一步的模塊劃分，最終用Verilog語言，并用modelsim仿真驗證。功能仿真通過之后使用quartusII綜合工具，綜合出門級電路。（4）FPGA硬件驗證將程序下載至FPGA開發(fā)板上進行硬件驗證，觀察計時所顯示結(jié)果，并且用按鍵進行調(diào)試，