不是第三章 IC工藝(0)課件

第三章集成電路工藝§3.1概述§3.2集成電路制造工藝§3.3BJT工藝§3.4MOS工藝§3.5BiMOS工藝§3.6MESFET工藝與HEMT工藝

50m100m頭發(fā)絲粗細(xì)

30m1m1m(晶體管的大小)30~50m(皮膚細(xì)胞的大小)90年代生產(chǎn)的集成電路中晶體管大小與人類(lèi)頭發(fā)絲粗細(xì)、皮膚細(xì)胞大小的比較芯片制造過(guò)程

由氧化、淀積、離子注入或蒸發(fā)形成新的薄膜或膜層曝光刻蝕硅片測(cè)試和封裝用掩膜版重復(fù)20-30次第3章IC制造工藝3.2.1外延生長(zhǎng)3.2.2掩膜制作3.2.3光刻3.2.4刻蝕3.2.5摻雜3.2.6絕緣層形成3.2.7金屬層形成集成電路制造工藝圖形轉(zhuǎn)換：將設(shè)計(jì)在掩膜版(類(lèi)似于照相底片)上的圖形轉(zhuǎn)移到半導(dǎo)體單晶片上摻雜：根據(jù)設(shè)計(jì)的需要，將各種雜質(zhì)摻雜在需要的位置上，形成晶體管、接觸等制膜：制作各種材料的薄膜多晶硅放入坩堝內(nèi)加熱到1440℃熔化。為了防止硅在高溫下被氧化，坩堝內(nèi)被抽成真空并注入惰性氣體氬氣。之后用純度99.7%的鎢絲懸掛“硅籽晶”探入熔融硅中，以2~20轉(zhuǎn)/分鐘的轉(zhuǎn)速及3~10毫米/分鐘的速率從熔液中將單晶硅棒緩慢拉出。這樣就會(huì)得到一根純度極高的單硅晶棒，理論上最大直徑可達(dá)45厘米，最大長(zhǎng)度為3米。ProcessFlowofAnnealedWaferCrystalGrowthSlicingGraphiteHeaterSiMeltSiCrystalPolishingWaferingHighTemp.AnnealingFurnaceAnnealedWaferDefectFreeSurfacebyAnnealing(SurfaceImprovement）SurfaceDefectMapPolishedWafer晶圓退火工藝流程晶體生長(zhǎng)晶圓制作硅晶體熔硅切片拋光拋光片高溫退火退火后的晶圓退火爐（改善表面）利用退火消除缺陷石墨加熱器3.2.1外延生長(zhǎng)(Epitaxy)外延生長(zhǎng)的目的半導(dǎo)體工藝流程中的基片是拋光過(guò)的晶圓基片,直經(jīng)在50到200mm(2-8英寸)之間,厚度約幾百微米。盡管有些器件和IC可以直接做在未外延的基片上,但大多數(shù)器件和IC都做在經(jīng)過(guò)外延生長(zhǎng)的襯底上。原因是未外延過(guò)的基片性能常常不能滿(mǎn)足要求。外延的目的是在襯底材料上形成具有不同的摻雜種類(lèi)及濃度,因而具有不同性能的單晶材料?？煞譃橥|(zhì)外延和異質(zhì)外延。不同的外延工藝可制出不同的材料系統(tǒng)?；瘜W(xué)汽相淀積(CVD)化學(xué)汽相淀積(ChemicalVaporDeposition)：通過(guò)氣態(tài)物質(zhì)的化學(xué)反應(yīng)在襯底上淀積一層薄膜材料的過(guò)程CVD技術(shù)特點(diǎn)：具有淀積溫度低、薄膜成分和厚度易于控制、均勻性和重復(fù)性好、臺(tái)階覆蓋優(yōu)良、適用范圍廣、設(shè)備簡(jiǎn)單等一系列優(yōu)點(diǎn)CVD方法幾乎可以淀積集成電路工藝中所需要的各種薄膜，例如摻雜或不摻雜的SiO2、多晶硅、非晶硅、氮化硅、金屬(鎢、鉬)等Si基片的鹵素生長(zhǎng)外延在一個(gè)反應(yīng)爐內(nèi)的SiCl4/H2系統(tǒng)中實(shí)現(xiàn)：在水平的外延生長(zhǎng)爐中，Si基片放在石英管中的石墨板上，SiCl4，H2及氣態(tài)雜質(zhì)原子通過(guò)反應(yīng)管。在外延過(guò)程中，石墨板被石英管周?chē)纳漕l線圈加熱到1500-2000度，在高溫作用下，發(fā)生SiCl4+2H2Si+4HCl

的反應(yīng)，釋放出的Si原子在基片表面形成單晶硅?；瘜W(xué)汽相淀積(CVD)——二氧化硅二氧化硅的化學(xué)汽相淀積：可以作為金屬化時(shí)的介質(zhì)層，而且還可以作為離子注入或擴(kuò)散的掩蔽膜，甚至還可以將摻磷、硼或砷的氧化物用作擴(kuò)散源低溫CVD氧化層：低于500℃中等溫度淀積：500～800℃高溫淀積：900℃左右化學(xué)汽相淀積(CVD)——多晶硅多晶硅的化學(xué)汽相淀積：利用多晶硅替代金屬鋁作為MOS器件的柵極是MOS集成電路技術(shù)的重大突破之一，它比利用金屬鋁作為柵極的MOS器件性能得到很大提高，而且采用多晶硅柵技術(shù)可以實(shí)現(xiàn)源漏區(qū)自對(duì)準(zhǔn)離子注入，使MOS集成電路的集成度得到很大提高。氮化硅的化學(xué)汽相淀積：中等溫度(780～820℃)的LPCVD或低溫(300℃)PECVD方法淀積蒸發(fā)原理圖金屬有機(jī)物化學(xué)氣相沉積（MOCVD:MetalOrganicChemicalVaporDeposition）III-V材料的MOCVD中，所需要生長(zhǎng)的III，V族元素的源材料以氣體混和物的形式進(jìn)入反應(yīng)爐中已加熱的生長(zhǎng)區(qū)里，在那里進(jìn)行熱分解與沉淀反應(yīng)。MOCVD與其它CVD不同之處在于它是一種冷壁工藝，只要將襯底控制到一定溫度就行了。GaAs采用MOCVD同質(zhì)外延技術(shù)進(jìn)行生長(zhǎng)（襯底溫度600~800℃），GaN采用異質(zhì)外延技術(shù)（襯底溫度900~1200℃）Aixtron2400G3HTMOCVD系統(tǒng)英國(guó)VGSemicom公司型號(hào)為V80S-Si的MBE設(shè)備關(guān)鍵部分照片3.2掩膜(Mask)的制版工藝1.掩膜制造從物理上講,任何半導(dǎo)體器件及IC者是一系列互相聯(lián)系的基本單元的組合,如導(dǎo)體,半導(dǎo)體及在基片上不同層上形成的不同尺寸的隔離材料等.要制作出這些結(jié)構(gòu)需要一套掩膜。一個(gè)光學(xué)掩膜通常是一塊涂著特定圖案鉻薄層的石英玻璃片，一層掩模對(duì)應(yīng)一塊IC的一個(gè)工藝層。工藝流程中需要的一套掩膜必須在工藝流程開(kāi)始之前制作出來(lái)。制作這套掩膜的數(shù)據(jù)來(lái)自電路設(shè)計(jì)工程師給出的版圖。什么是掩膜？掩膜是用石英玻璃做成的均勻平坦的薄片，表面上涂一層600800?厚的Cr層，使其表面光潔度更高。稱(chēng)之為鉻板，Crmask。早期掩膜制作方法：人們先把版圖(layout)分層畫(huà)在紙上,每一層mask一種圖案.畫(huà)得很大,5050cm2

或100100cm2,貼在墻上,用照相機(jī)拍照.然后縮小1020倍,變?yōu)?52.5x2.5cm2

或101055cm2的精細(xì)底片.這叫初縮.將初縮版裝入步進(jìn)重復(fù)照相機(jī),進(jìn)一步縮小到22cm2或3.53.5cm2,一步一幅印到鉻(Cr)板上,形成一個(gè)陣列.IC、Mask&Wafer圖3.3整版和接觸式曝光在這種方法中,掩膜和晶圓是一樣大小的.對(duì)應(yīng)于3”8”晶圓,需要3”8”掩膜.不過(guò)晶圓是圓的,掩膜是方的這樣制作的掩膜圖案失真較大,因?yàn)榘鎴D畫(huà)在紙上,熱脹冷縮,受潮起皺,鋪不平等初縮時(shí),照相機(jī)有失真步進(jìn)重復(fù)照相,同樣有失真從mask到晶圓上成像,還有失真.圖案發(fā)生器方法(續(xù))利用這些數(shù)據(jù)控制下圖所示的一套制版裝置。圖3.53.X射線制版

由于X射線具有較短的波長(zhǎng)。它可用來(lái)制作更高分辨率的掩膜版。X-ray掩膜版的襯底材料與光學(xué)版不同，要求對(duì)X射線透明，而不是可見(jiàn)光或紫外線，它們常為Si或Si的碳化物。而Au的沉淀薄層可使得掩膜版對(duì)X射線不透明。X射線可提高分辨率，但問(wèn)題是要想控制好掩膜版上每一小塊區(qū)域的扭曲度是很困難的。4.電子束掃描法(E-BeamScanning)采用電子束對(duì)抗蝕劑進(jìn)行曝光，由于高速的電子具有較小的波長(zhǎng)。分辨率極高。先進(jìn)的電子束掃描裝置精度50nm，這意味著電子束的步進(jìn)距離為50nm，轟擊點(diǎn)的大小也為50nm電子束光刻裝置:LEICAEBPG5000+電子束制版三部曲：1)涂抗蝕劑,抗蝕劑采用PMMA.2)電子束曝光,曝光可用精密掃描儀，電子束制版的一個(gè)重要參數(shù)是電子束的亮度，或電子的劑量。3)顯影:用二甲苯。二甲苯是一種較柔和的有弱極性的顯影劑，顯像速率大約是MIBK/IPA的1/8，用IPA清洗可停止顯像過(guò)程。電子束掃描法(續(xù))電子束掃描裝置的用途: 制造掩膜和直寫(xiě)光刻。電子束制版的優(yōu)點(diǎn)： 高精度電子束制版的缺點(diǎn)： 設(shè)備昂貴 制版費(fèi)用高3.2.3光刻(Lithography)在IC的制造過(guò)程中，光刻是多次應(yīng)用的重要工序。其作用是把掩膜上的圖型轉(zhuǎn)換成晶圓上的器件結(jié)構(gòu)。光刻步驟一、晶圓涂光刻膠：清洗晶圓，在200C溫度下烘干1小時(shí)。目的是防止水汽引起光刻膠薄膜出現(xiàn)缺陷。待晶圓冷卻下來(lái)，立即涂光刻膠。

正膠：分辨率高，在超大規(guī)模集成電路工藝中，一般只采用正膠

負(fù)膠：分辨率差，適于加工線寬≥3m的線條光刻膠對(duì)大部分可見(jiàn)光靈敏，對(duì)黃光不靈敏，可在黃光下操作。再烘晶圓再烘，將溶劑蒸發(fā)掉，準(zhǔn)備曝光正性膠與負(fù)性膠光刻圖形的形成涂光刻膠的方法(見(jiàn)下圖)：光刻膠通過(guò)過(guò)濾器滴入晶圓中央，被真空吸盤(pán)吸牢的晶圓以20008000轉(zhuǎn)/分鐘的高速旋轉(zhuǎn)，從而使光刻膠均勻地涂在晶圓表面。光刻步驟二、三、四二、曝光:光源可以是可見(jiàn)光,紫外線,X射線和電子束。光量，時(shí)間取決于光刻膠的型號(hào)，厚度和成像深度。三、顯影:晶圓用真空吸盤(pán)吸牢，高速旋轉(zhuǎn)，將顯影液噴射到晶圓上。顯影后，用清潔液噴洗。四、烘干:將顯影液和清潔液全部蒸發(fā)掉。幾種常見(jiàn)的光刻方法接觸式光刻：分辨率較高，但是容易造成掩膜版和光刻膠膜的損傷。接近式曝光：在硅片和掩膜版之間有一個(gè)很小的間隙(10～25m)，可以大大減小掩膜版的損傷，分辨率較低投影式曝光：利用透鏡或反射鏡將掩膜版上的圖形投影到襯底上的曝光方法，目前用的最多的曝光方式接觸式光刻1.接觸式曝光方式中，把掩膜以0.050.3ATM的壓力壓在涂光刻膠的晶圓上，曝光光源的波長(zhǎng)在0.4m左右。曝光系統(tǒng)(下圖):點(diǎn)光源產(chǎn)生的光經(jīng)凹面鏡反射得發(fā)散光束，再經(jīng)透鏡變成平行光束，經(jīng)45折射后投射到工作臺(tái)上。掩膜和晶圓之間實(shí)現(xiàn)理想接觸的制約因素掩膜本身不平坦，晶圓表面有輕微凸凹，掩膜和晶圓之間有灰塵。掩膜和晶圓每次接觸產(chǎn)生磨損，使掩膜可使用次數(shù)受到限制。非接觸式光刻

接近式

接近式光刻系統(tǒng)中，掩膜和晶圓之間有2050m的間隙。這樣，磨損問(wèn)題可以解決。但分辨率下降，當(dāng)時(shí)，無(wú)法工作。這是因?yàn)?，根?jù)惠更斯原理，如圖所示，小孔成像，出現(xiàn)繞射，圖形發(fā)生畸變。縮小投影曝光系統(tǒng)工作原理:水銀燈光源通過(guò)聚光鏡投射在掩膜上。掩膜比晶圓小，但比芯片大得多。在這個(gè)掩膜中，含有一個(gè)芯片或幾個(gè)芯片的圖案，稱(chēng)之為母版。光束通過(guò)掩膜后，進(jìn)入一個(gè)縮小的透鏡組，把母版上的圖案，縮小5~10倍，在晶圓上成像?？s小投影曝光系統(tǒng)(示意圖)縮小投影曝光系統(tǒng)的特點(diǎn)由于一次曝光只有一個(gè)母版上的內(nèi)容，也就是只有一個(gè)或幾個(gè)芯片，生產(chǎn)量不高。由于一次曝光只有一個(gè)或幾個(gè)芯片，要使全部晶圓面積曝光，就得步進(jìn)。步進(jìn)包括XY工作臺(tái)的分別以芯片長(zhǎng)度和寬度為步長(zhǎng)的移動(dòng)和母版內(nèi)容的重復(fù)曝光。投影方式分辨率高，且基片與掩膜間距較大,不存在掩膜磨損問(wèn)題。

圖形刻蝕技術(shù)(EtchingTechnology)

雖然，光刻和刻蝕是兩個(gè)不同的加工工藝，但因?yàn)檫@兩個(gè)工藝只有連續(xù)進(jìn)行，才能完成真正意義上的圖形轉(zhuǎn)移。在工藝線上，這兩個(gè)工藝是放在同一工序，因此，有時(shí)也將這兩個(gè)工藝步驟統(tǒng)稱(chēng)為光刻。濕法刻蝕：利用液態(tài)化學(xué)試劑或溶液通過(guò)化學(xué)反應(yīng)進(jìn)行刻蝕的方法。干法刻蝕：主要指利用低壓放電產(chǎn)生的等離子體中的離子或游離基(處于激發(fā)態(tài)的分子、原子及各種原子基團(tuán)等)與材料發(fā)生化學(xué)反應(yīng)或通過(guò)轟擊等物理作用而達(dá)到刻蝕的目的。濕法刻蝕首先要用適當(dāng)(包含有可以分解表面薄層的反應(yīng)物)的溶液浸潤(rùn)刻蝕面，然后清除被分解的材料。如SiO2在室溫下可被HF酸刻蝕。濕法刻蝕:濕法化學(xué)刻蝕在半導(dǎo)體工藝中有著廣泛應(yīng)用：磨片、拋光、清洗、腐蝕優(yōu)點(diǎn)是選擇性好、重復(fù)性好、生產(chǎn)效率高、設(shè)備簡(jiǎn)單、成本低缺點(diǎn)是鉆蝕嚴(yán)重、對(duì)圖形的控制性較差。干法刻蝕濺射與離子束刻蝕：通過(guò)高能惰性氣體離子的物理轟擊作用刻蝕，各向異性性好，但選擇性較差等離子刻蝕(PlasmaEtching)：利用放電產(chǎn)生的游離基與材料發(fā)生化學(xué)反應(yīng)，形成揮發(fā)物，實(shí)現(xiàn)刻蝕。選擇性好、對(duì)襯底損傷較小，但各向異性較差反應(yīng)離子刻蝕(ReactiveIonEtching，簡(jiǎn)稱(chēng)為RIE)：通過(guò)活性離子對(duì)襯底的物理轟擊和化學(xué)反應(yīng)雙重作用刻蝕。具有濺射刻蝕和等離子刻蝕兩者的優(yōu)點(diǎn)，同時(shí)兼有各向異性和選擇性好的優(yōu)點(diǎn)。目前，RIE已成為VLSI工藝中應(yīng)用最廣泛的主流刻蝕技術(shù)干法刻蝕

—等離子體刻蝕,反應(yīng)離子刻蝕RIE

RIE發(fā)生在反應(yīng)爐中，基片(晶圓)被放在一個(gè)已被用氮?dú)馇逑催^(guò)的托盤(pán)上，然后，托盤(pán)被送進(jìn)刻蝕室中，在那里托盤(pán)被接在下方的電極上?？涛g氣體通過(guò)左方的噴口進(jìn)入刻蝕室。RIE的基板是帶負(fù)電的。正離子受帶負(fù)電的基板吸引，最終以近乎垂直的方向射入晶體，從而使刻蝕具有良好的方向性。圖3.12臺(tái)灣ASTCirie-200等離子體刻蝕設(shè)備3.2.4摻雜摻雜目的、原理和過(guò)程摻雜的目的是以形成特定導(dǎo)電能力的材料區(qū)域,包括N型或P型半導(dǎo)體層和絕緣層。是制作各種半導(dǎo)體器件和IC的基本工藝。經(jīng)過(guò)摻雜，原材料的部分原子被雜質(zhì)原子代替,材料的導(dǎo)電類(lèi)型決定于雜質(zhì)的種類(lèi)。摻雜可與外延生長(zhǎng)同時(shí)進(jìn)行，也可在其后，例如，雙極性硅IC的摻雜過(guò)程主要在外延之后，而大多數(shù)GaAs及InP器件和IC的摻雜與外延同時(shí)進(jìn)行。熱擴(kuò)散摻雜

熱擴(kuò)散是最早也是最簡(jiǎn)單的摻雜工藝，主要用于Si工藝。施主雜質(zhì)用P，As，Sb，受主雜質(zhì)可用B，Al。要減少少數(shù)載流子的壽命，也可摻雜少量的一般要在很高的溫度(950～1280℃)下進(jìn)行,磷、硼、砷等在二氧化硅層中的擴(kuò)散系數(shù)均遠(yuǎn)小于在硅中的擴(kuò)散系數(shù)，可以利用氧化層作為雜質(zhì)擴(kuò)散的掩蔽層擴(kuò)散過(guò)程中，溫度與時(shí)間是兩個(gè)關(guān)鍵參數(shù)。離子注入法離子注入技術(shù)是20世紀(jì)50年代開(kāi)始研究，70年代進(jìn)入工業(yè)應(yīng)用階段的。隨著VLSI超精細(xì)加工技術(shù)的進(jìn)展，現(xiàn)已成為各種半導(dǎo)體攙雜和注入隔離的主流技術(shù)。離子注入機(jī)包含離子源，分離單元，加速器，偏向系統(tǒng)，注入室等。離子注入機(jī)圖3.8離子注入機(jī)工作原理首先把待攙雜物質(zhì)如B，P，As等離子化，利用質(zhì)量分離器(MassSeperator)取出需要的雜質(zhì)離子。分離器中有磁體和屏蔽層。由于質(zhì)量，電量的不同，不需要的離子會(huì)被磁場(chǎng)分離，并且被屏蔽層吸收。通過(guò)加速管，離子被加速到一個(gè)特定的能級(jí)，如10500keＶ。通過(guò)四重透鏡，聚成離子束，在掃描系統(tǒng)的控制下，離子束轟擊在注入室中的晶圓上。在晶圓上沒(méi)有被遮蓋的區(qū)域里，離子直接射入襯底材料的晶體中，注入的深度取決于離子的能量。最后一次偏轉(zhuǎn)(deflect)的作用是把中性分離出去faradaycup的作用是用來(lái)吸收雜散的電子和離子．注入法的優(yōu)缺點(diǎn)優(yōu)點(diǎn)：摻雜的過(guò)程可通過(guò)調(diào)整雜質(zhì)劑量及能量來(lái)精確的控制，雜質(zhì)分布的均勻。可進(jìn)行小劑量的摻雜?？蛇M(jìn)行極小深度的摻雜。較低的工藝溫度，故光刻膠可用作掩膜?？晒诫s的離子種類(lèi)較多，離子注入法也可用于制作隔離島。在這種工藝中，器件表面的導(dǎo)電層被注入的離子（如Ｏ+）破壞，形成了絕緣區(qū)。缺點(diǎn)：費(fèi)用高昂在大劑量注入時(shí)半導(dǎo)體晶格會(huì)被嚴(yán)重破壞并很難恢復(fù)退火退火：也叫熱處理，集成電路工藝中所有的在氮?dú)獾炔换顫姎夥罩羞M(jìn)行的熱處理過(guò)程都可以稱(chēng)為退火作用：激活雜質(zhì)：使不在晶格位置上的離子運(yùn)動(dòng)到晶格位置，以便具有電活性，產(chǎn)生自由載流子，起到雜質(zhì)的作用消除注入引起的損傷退火方式：爐退火快速退火：脈沖激光法、掃描電子束、連續(xù)波激光、非相干寬帶頻光源(如鹵光燈、電弧燈、石墨加熱器、紅外設(shè)備等)3.6絕緣層形成在整個(gè)電子工程中，導(dǎo)體與絕緣體是互補(bǔ)而又相對(duì)的。在器件與IC工藝?yán)镆踩绱恕Ｔ谥谱髌骷r(shí)，必須同時(shí)制作器件之間，工作層及導(dǎo)線層之間的絕緣層。在MOS器件里，柵極與溝道之間的絕緣更是必不可少的。絕緣層與隔離島的另一些功能包括：充當(dāng)離子注入及熱擴(kuò)散的掩膜作為生成器件表面的鈍化層，以保護(hù)器件不受外界影響。氧化硅的形成方法平面上的絕緣層可通過(guò)腐蝕和/或離子注入法制成。垂直方向上的不同層之間的絕緣可以使用絕緣層。絕緣層可用氧化及淀積法制成。在所有的Si工藝中，Si02被廣泛用于制作絕緣層，其原因在于Si02層可直接在Si表面用干法或濕法氧化制成Si02層可用作阻止離子注入及熱擴(kuò)散的掩模。SiO2是一種十分理想的電絕緣材料，它的化學(xué)性質(zhì)非常穩(wěn)定，室溫下它只與氫氟酸發(fā)生化學(xué)反應(yīng)。氧化硅層的主要作用在MOS電路中作為MOS器件的絕緣柵介質(zhì)，器件的組成部分?jǐn)U散時(shí)的掩蔽層，離子注入的(有時(shí)與光刻膠、Si3N4層一起使用)阻擋層作為集成電路的隔離介質(zhì)材料作為電容器的絕緣介質(zhì)材料作為多層金屬互連層之間的介質(zhì)材料作為對(duì)器件和電路進(jìn)行鈍化的鈍化層材料IC工藝§3.3BJT工藝§3.4MESFET工藝與HEMT工藝§3.5MOS工藝§3.6BiMOS工藝1.二極管（PN結(jié)）正方向反方向VI電路符號(hào)：+-有電流流過(guò)沒(méi)有電流流過(guò)對(duì)于硅二極管，正方向的電位差與流過(guò)的電流大小無(wú)關(guān)，始終保持0.6V-0.7V雙極集成電路的基本元素P-SiN-Si+-1.二極管（PN結(jié)）雙極集成電路的基本元素np2.雙極型晶體管雙極集成電路的基本元素pnpB端E端C端ECBnpnB端E端C端CBENPNBECPNPBECCBENPNBEC?BECnpN+BEC§1.1.1雙極集成電路中元件的隔離BECnpnBECnpnCBECBEEBEBCBECpnBECpnnn雙極集成電路中元件的隔離介質(zhì)隔離PN隔離BECpn+nBECpnn+n+n+n+n+P-SiP+P+P+S§1.1.2雙極集成電路元件的形成過(guò)程、結(jié)構(gòu)和寄生效應(yīng)BECpn+n-epin+P-SiP+P+S四層三結(jié)結(jié)構(gòu)的雙極晶體管發(fā)射區(qū)(N+型)基區(qū)(P型)集電區(qū)(N型外延層)襯底(P型)雙極集成電路元件斷面圖n+-BL雙極集成電路等效電路CBEpn+n-epin+n+-BLP-SiP+P+SC(n)B(p)E(n+)npnpnpS(p)等效電路隱埋層作用：1.減小寄生pnp管的影響

2.減小集電極串聯(lián)電阻襯底接最低電位典型PN結(jié)隔離雙極集成電路中元件的形成過(guò)程1:襯底選擇確定襯底材料類(lèi)型CBEpn+n-epin+P-SiP+P+Sn+-BLP型硅(p-Si)確定襯底材料電阻率ρ≈10Ω.cm確定襯底材料晶向（111）偏離2~50典型PN結(jié)隔離雙極集成電路中元件的形成過(guò)程2:第一次光刻----N+隱埋層擴(kuò)散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL

P-Si襯底N+隱埋層具體步驟如下：1．生長(zhǎng)二氧化硅（濕法氧化）：Si(固體)+2H2OSiO2（固體）+2H2

Si-襯底

SiO22．隱埋層光刻：涂膠腌膜對(duì)準(zhǔn)曝光光源顯影As摻雜（離子注入）刻蝕（等離子體刻蝕）去膠N+去除氧化膜3．N+摻雜：N+P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiP-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN結(jié)隔離雙極集成電路中元件的形成過(guò)程3:外延層主要設(shè)計(jì)參數(shù)外延層的電阻率ρ;外延層的厚度Tepi;AA’Tepi>xjc+xmc+TBL-up+tepi-ox后道工序生成氧化層消耗的外延厚度基區(qū)擴(kuò)散結(jié)深TBL-uptepi-oxxmcxjc集電結(jié)耗盡區(qū)寬度隱埋層上推距離TTL電路：3～7μm模擬電路：7～17μm典型PN結(jié)隔離雙極集成電路中元件的形成過(guò)程4:第二次光刻----P隔離擴(kuò)散孔光刻P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN結(jié)隔離雙極集成電路中元件的形成過(guò)程5:第三次光刻----P型基區(qū)擴(kuò)散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN結(jié)隔離雙極集成電路中元件的形成過(guò)程6:第四次光刻----N+發(fā)射區(qū)擴(kuò)散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN結(jié)隔離雙極集成電路中元件的形成過(guò)程7:第五次光刻----引線孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN結(jié)隔離雙極集成電路中元件的形成過(guò)程8:鋁淀積典型PN結(jié)隔離雙極集成電路中元件的形成過(guò)程9:第六次光刻----反刻鋁雙極集成電路元件斷面圖BECpn+n-epin+P+P+SP-Sin+-BLBECSAA’P+隔離擴(kuò)散P基區(qū)擴(kuò)散N+擴(kuò)散接觸孔鋁線隱埋層BECpn+n-epin+P+P+SP-Sin+-BL為了減小集電極串聯(lián)電阻,飽和壓降小，電阻率應(yīng)取小.為了減小結(jié)電容,擊穿電壓高，外延層下推小,電阻率應(yīng)取大;折中TTL電路：0.2Ω.cm模擬電路：0.5～5Ω.cmCBECSP+隔離擴(kuò)散P基區(qū)擴(kuò)散N+擴(kuò)散接觸孔鋁線隱埋層AA’BB’CC’作業(yè):

1.畫(huà)出NPN晶體管的版圖，并標(biāo)注各區(qū)域的摻雜類(lèi)型（直接在圖上標(biāo)）,寫(xiě)出實(shí)現(xiàn)該NPN晶體管至少需要多少次光刻以及每次光刻的目的。2.畫(huà)出下圖示例在A-A’,B-B’C-C’處的斷面圖。3.名詞解釋?zhuān)弘[埋層、寄生晶體管、電隔 離(集成電路中)、介質(zhì)隔離、PN結(jié)隔離2.1概述上表英文縮寫(xiě)詞解釋如下：D：Diode，二極管LD：LaserDiode，激光二極管PD：Photo-Detector／Diode，光電探測(cè)器／二極管BJT：BipolarJunctionTransistor，雙極型三極管HBT：Hetero-juntionBipolarTransistor,異質(zhì)結(jié)雙極型三極管MESFET：Metal-SemiconductorField-EffectTransistor，金屬半導(dǎo)體場(chǎng)效應(yīng)晶體管HEMT：HighElectronMobilityTransistor，高電子遷移率晶體管TTL:Transistor-Transistor-Logic，晶體管-晶體管邏輯ECL：Emitter-Coupled-Logic，射極耦合邏輯CML：Current-Mode-Logic，電流模邏輯SCL：Source-Coupled-Logic，源極耦合邏輯

幾種IC工藝速度功耗區(qū)位圖TTL2.2BJT工藝結(jié)構(gòu)特點(diǎn):（1）發(fā)射區(qū)的摻雜濃度＞＞集電區(qū)摻雜濃度。 （2）基區(qū)要制造得很薄且濃度很低。NPN型PNP型符號(hào):--NNP發(fā)射區(qū)集電區(qū)基區(qū)發(fā)射結(jié)集電結(jié)ecb發(fā)射極集電極基極--PPN發(fā)射區(qū)集電區(qū)基區(qū)發(fā)射結(jié)集電結(jié)ecb發(fā)射極集電極基極概述早期的雙極性硅工藝：NPN三極管工序少基區(qū)體電阻較大集電極串聯(lián)電阻較大集電極寄生電容較大先進(jìn)的雙極性硅工藝：NPN三極管制作埋層初始氧化，熱生長(zhǎng)厚度約為500～1000nm的氧化層光刻1#版(埋層版)，利用反應(yīng)離子刻蝕技術(shù)將光刻窗口中的氧化層刻蝕掉，并去掉光刻膠進(jìn)行大劑量As+注入并退火，形成n+埋層BJT制作步驟：生長(zhǎng)n型外延層利用HF腐蝕掉硅片表面的氧化層將硅片放入外延爐中進(jìn)行外延，外延層的厚度和摻雜濃度一般由器件的用途決定形成橫向氧化物隔離區(qū)熱生長(zhǎng)一層薄氧化層，厚度約50nm淀積一層氮化硅，厚度約100nm光刻2#版(場(chǎng)區(qū)隔離版)形成橫向氧化物隔離區(qū)利用反應(yīng)離子刻蝕技術(shù)將光刻窗口中的氮化硅層-氧化層以及一半的外延硅層刻蝕掉進(jìn)行硼離子注入形成橫向氧化物隔離區(qū)去掉光刻膠，把硅片放入氧化爐氧化，形成厚的場(chǎng)氧化層隔離區(qū)去掉氮化硅層形成基區(qū)光刻3#版(基區(qū)版)，利用光刻膠將收集區(qū)遮擋住，暴露出基區(qū)基區(qū)離子注入硼形成接觸孔：光刻4#版(基區(qū)接觸孔版)進(jìn)行大劑量硼離子注入刻蝕掉接觸孔中的氧化層形成發(fā)射區(qū)光刻5#版(發(fā)射區(qū)版)，利用光刻膠將基極接觸孔保護(hù)起來(lái)，暴露出發(fā)射極和集電極接觸孔進(jìn)行低能量、高劑量的砷離子注入，形成發(fā)射區(qū)和集電區(qū)金屬化沉積絕緣層光刻6#版(引線孔版)，形成接觸孔淀積金屬，一般是鋁或Al-Si、Pt-Si合金等光刻7#版(連線版)，形成金屬互連線合金 使Al與接觸孔中的硅形成良好的歐姆接觸，一般是在450℃、N2-H2氣氛下處理20～30分鐘形成鈍化層在低溫條件下(小于300℃)淀積氮化硅光刻8#版(鈍化版)刻蝕氮化硅，形成鈍化圖形典型BJT工藝(以P型硅襯底為例)：制作埋層，減少寄生的集電極串聯(lián)電阻效應(yīng)，要用掩膜板。生長(zhǎng)N型外延層：通過(guò)控制該層的電阻率和厚度，得到所要的設(shè)計(jì)參數(shù)。形成隔離區(qū)：氧化物隔離或反向PN結(jié)隔離(P+擴(kuò)散，要用掩膜板。形成基區(qū)：P型基區(qū)擴(kuò)散，要用掩膜板。形成發(fā)射區(qū)：N+擴(kuò)散，形成相關(guān)的歐姆接觸，如集電極、N型電阻的接觸孔。要用掩膜板。形成引線接觸孔，要用掩膜板。形成金屬連線，要用掩膜板。形成鈍化層，刻蝕焊盤(pán)。要用掩膜板。兩者工作原理和工藝制造基本相同，其電路都屬于場(chǎng)效應(yīng)晶體管(FET)類(lèi)型，以GaAs為襯底。MESFET是第一代GaAs晶體管類(lèi)型和工藝標(biāo)識(shí)，現(xiàn)在仍是GaAs

VLSI的主導(dǎo)工藝。

HEMT是最先進(jìn)GaAs的集成電路工藝。應(yīng)用：毫米波和光纖通信電路。2.3MESFET與HEMT工藝2.3.1概述2.3.2MESFET工藝在GaAs襯底上制作N型GaAs有源層 方法有：LPE(LiquidPhaseEpitaxy)法、VPE(VaporPhaseEpitaxy)法、MBE(MolecularBeamEpitaxy)法、離子注入法。 其厚度約0.5um，施主濃度約1.5×1017cm-3制作源極和漏極：在有源層上面兩側(cè)沉積金鍺金屬層，形成歐姆接觸。制作柵極：在有源層上面中間沉積金或合金，形成肖特基接觸。柵長(zhǎng)是重要的參數(shù)，柵長(zhǎng)越短，器件速度越快?，F(xiàn)已做到100nm.制作隔離區(qū)、薄膜電阻、金屬-絕緣體-金屬(MIM)電容等。圖4.4GaAs基MESFET的基本器件結(jié)構(gòu)2.3.3HEMT

工藝在GaAs襯底上制作一層沒(méi)摻雜的GaAs層，避免電子與施主碰撞，實(shí)現(xiàn)電子的高速遷移，提高器件速度。制作AlGaAs覆蓋層：N型輕摻雜，厚度50~100nm。這樣在AlGaAs

/GaAs結(jié)合處形成二維電子氣（2DEG）。制作源極和漏極：在輕摻雜AlGaAs層上兩側(cè)沉積重?fù)诫sAlGaAs層，再沉積金鍺金屬層，形成歐姆接觸。制作柵極：在AlGaAs層上中間沉積金或合金，形成肖特基接觸。制作隔離區(qū)、薄膜電阻、金屬-絕緣體-金屬(MIM)電容等。這樣的器件，其每級(jí)邏輯門(mén)的延時(shí)小至20pn。為了改善二維電子氣的性能，人們開(kāi)發(fā)了更為復(fù)雜結(jié)構(gòu)的HEMT。圖4.5簡(jiǎn)單HEMT的層結(jié)構(gòu)復(fù)雜的HEMT層結(jié)構(gòu)2.4.1 早期的鋁柵PMOS工藝1970年前，標(biāo)準(zhǔn)的MOS工藝是鋁柵P溝道。鋁柵PMOS工藝特點(diǎn)：鋁柵，柵長(zhǎng)為20m。N型襯底，p溝道。氧化層厚1500?。電源電壓為—12V。速度低，最小門(mén)延遲約為80100ns。集成度低，只能制作寄存器等中規(guī)模集成電路。2.4MOS工藝

制造源、漏極與制造柵極采用兩次掩膜步驟不容易對(duì)齊。這好比彩色印刷中，各種顏色套印一樣，不容易對(duì)齊。若對(duì)不齊，彩色圖象就很難看。在MOS工藝中，不對(duì)齊的問(wèn)題，不是圖案難看的問(wèn)題，也不僅僅是所構(gòu)造的晶體管尺寸有誤差、參數(shù)有誤差的問(wèn)題，而是可能引起溝道中斷，無(wú)法形成溝道，無(wú)法做好晶體管的問(wèn)題。Al柵MOS工藝缺點(diǎn):2.4.2鋁柵重疊設(shè)計(jì)柵極做得長(zhǎng)，同S、D重疊一部分鋁柵重疊設(shè)計(jì)的缺點(diǎn)CGS、CGD都增大了加長(zhǎng)了柵極，增大了管子尺寸，集成度降低2.4.3自對(duì)準(zhǔn)技術(shù)與標(biāo)準(zhǔn)硅工藝1970年，出現(xiàn)了硅柵工藝。多晶硅Polysilicon，原是絕緣體，經(jīng)過(guò)重?cái)U(kuò)散，增加了載流子，可以變?yōu)閷?dǎo)體，用作電極和電極引線。在硅柵工藝中，S，D，G是一次掩膜步驟形成的。先利用光阻膠保護(hù)，刻出柵極，再以多晶硅為掩膜，刻出S，D區(qū)域。那時(shí)的多晶硅還是絕緣體，或非良導(dǎo)體。經(jīng)過(guò)擴(kuò)散，雜質(zhì)不僅進(jìn)入硅中，形成了S和D，還進(jìn)入多晶硅，使它成為導(dǎo)電的柵極和柵極引線。自對(duì)準(zhǔn)技術(shù):將兩次MASK步驟合為一次,讓D，S和G三個(gè)區(qū)域一次成形。標(biāo)準(zhǔn)硅柵PMOS工藝硅柵工藝的優(yōu)點(diǎn)：自對(duì)準(zhǔn)的，它無(wú)需重疊設(shè)計(jì)，減小了電容，提高了速度。無(wú)需重疊設(shè)計(jì)，減小了柵極尺寸，漏、源極尺寸也可以減小，即減小了晶體管尺寸，提高了速度，增加了集成度。增加了電路的可靠性。2.4.4NMOS工藝由于電子的遷移率e大于空穴的遷移率h，即有e2.5h,因而，N溝道FET的速度將比P溝道FET快2.5倍。那么，為什么MOS發(fā)展早期不用NMOS工藝做集成電路呢？問(wèn)題是NMOS工藝遇到了難關(guān)。所以,直到1972年突破了那些難關(guān)以后,MOS工藝才進(jìn)入了NMOS時(shí)代。所以輸出為低電平。NMOS非門(mén)邏輯關(guān)系：（設(shè)兩管的開(kāi)啟電壓為VT1=VT2=4V，且gm1＞＞gm2）

VvvT(+12V)DDo1Ti2VvvTo2T(+12V)i1DDVvoR(3～10kΩ)DD(100～200kΩ)DS2(+12V)DS1R(1)當(dāng)輸入vi為高電平8V時(shí)，T1導(dǎo)通，T2也導(dǎo)通。因?yàn)間m1＞＞gm2，所以?xún)晒艿膶?dǎo)通電阻RDS1＜＜RDS2，輸出電壓為：(2)當(dāng)輸入vi為低電平0V時(shí)，T1截止，T2導(dǎo)通。vO=VDD-VT＝8V＝VOH，即輸出為高電平.所以電路實(shí)現(xiàn)了非邏輯。NMOS反相器電路圖和芯片剖面示意圖CMOS電路及工作原理2.4.5CMOS工藝VVVDDTPTNioVVVDDTPTNio(1)當(dāng)vi=VOH=VDD時(shí),

則有vGSN=VDD>VTN，故TN導(dǎo)通，導(dǎo)通內(nèi)阻很低小于１K)，TP截止，內(nèi)阻很高（108~109)。輸出為低電平VOL，且VOL0(2)當(dāng)vi=VIL=0V時(shí)，則有VGSN=0<VTN，TN截止，內(nèi)阻很高（108~109)，而TP導(dǎo)通，導(dǎo)通內(nèi)阻很低小于１K)

。輸出為高電平VOH，且VOHVDDCMOS工藝技術(shù)是當(dāng)代VLSI的主流工藝技術(shù)。特點(diǎn)：將NMOS器件和PMOS器件同時(shí)制作在同一硅襯底上分類(lèi)：1.

P阱CMOS工藝－－N襯底制作P阱 2.

N阱CMOS工藝－－P襯底制作N阱 3.

雙阱CMOS工藝CMOS前工序：阱的制作隔離區(qū)的制作柵的制作源、漏極的制作CMOS后工序：接觸孔的制作連線的制作鈍化層的制作絕緣層的制作三種工藝的制作過(guò)程基本相同，主要區(qū)別是阱的制作。一.阱的制作N-well

N-well

P-substrateP-well掩模版(MASK:NW)N-wellP-well現(xiàn)以雙阱CMOS為例詳細(xì)介紹制作步驟發(fā)：雙井(1)晶片準(zhǔn)備SUBSTRATE:P<100>RS:15-25Ω.cm晶片IQC激光打標(biāo)清洗初始氧化 TOX=350±30A厚度測(cè)量淀積氮化硅層TN=1500±150A厚度測(cè)量SiO2Si3N4P-substrate清洗

HMDS涂光刻膠9300A軟烤N井暴光6.顯影堅(jiān)膜干法刻蝕氮化硅層厚度測(cè)量

Tox<350A雙井(2)SiO2Si3N4SiO2Si3N4P-substrateP.R.雙井(3)N井離子注入P31,160Kev去光刻膠SiO2Si3N4P-substrateSiO2Si3N4P-substrateP.R.雙井(4)清洗

預(yù)氧化Tox=2200±200A厚度測(cè)量SiO2Si3N4P-substrateSiO2Si3N4P-substrateN+雙井(5)15:1HF刻蝕去除氮化硅層厚度測(cè)量Tox<350ASiO2P-substrateSiO2P-substrate雙井(6)P井離子注入B

,60KevSiO2P-substrateSiO2P-substrate清洗

退火推入1150℃厚度測(cè)量Tox=1000±200A測(cè)與走道上不同色位置厚度測(cè)量Tox=2400±300A測(cè)走道上氧化層P-substrateP-substrateP-wellN-well雙井(7)雙井(8)去除二氧化硅層 6:1BOE10Min (BOE：Buffered-Oxide-Etch；HF：NH4F=1：6)P-substrateP-substrateP-wellN-well二.隔離區(qū)的制作掩模版(MASK:AC)

N-well

P-substrateP-wellSiO2隔離區(qū)N-wellACTIVEACTIVE源區(qū)(1)氧化Tox=350±30A厚度測(cè)量清洗淀積氮化硅層Tn=1500±150A厚度測(cè)量P-substrateP-substrateP-wellN-wellSi3N4SiO2Si3N4SiO2P-substrateP-substrateP-wellN-wellP.R.源區(qū)(2)清洗

HMDS涂光刻膠9300A軟烤暴光6.顯影堅(jiān)膜干法刻蝕氮化硅層厚度測(cè)量

Tox<350A去光刻膠HMDS涂光刻膠9300A軟烤暴光顯影

P-substrateP-substrateP-wellN-wellP.R.Si3N4P場(chǎng)區(qū)(1)堅(jiān)膜P場(chǎng)區(qū)離子注入BF2,60Kev去光刻膠P-substrateP-substrateP-wellN-wellP.R.Si3N4P場(chǎng)區(qū)(2)清洗場(chǎng)區(qū)氧化Tox=5500±300A厚度測(cè)量P-substrateP-substrateP-wellN-wellSi3N4P場(chǎng)區(qū)(3)15:1HF刻蝕去除氮化硅層厚度測(cè)量Tox<350A測(cè)走道上氧化層厚度15:1HF刻蝕厚度測(cè)量Tox<20A測(cè)走道上氧化層厚度測(cè)量Tox>5000A測(cè)PAD位置氧化層P-substrateP-substrateP-wellN-wellP場(chǎng)區(qū)(4)三.柵的制作掩模版(MASK:PL)N-wellACTIVE

N-well

P-substrateP-well柵極氧化及&Vt調(diào)整(1)清洗犧牲層氧化Tox=350±30A厚度測(cè)量P-substrateP-substrateP-wellN-wellSACoxideFieldoxideVt

離子注入B,30Kev,15:1HF刻蝕厚度測(cè)量Tox<20A測(cè)走道上氧化層厚度測(cè)量Tox>4500A測(cè)PAD位置氧化層P-substrateP-substrateP-wellN-wellSACoxideFieldoxide柵極氧化及&Vt調(diào)整(2)清潔柵極氧化Tox=250±20A厚度測(cè)量測(cè)走道上氧化層P-substrateP-substrateP-wellN-wellGateoxideFieldoxide柵極氧化及&Vt調(diào)整(3)多晶硅(1)淀積多晶硅Tp=4200±300A厚度測(cè)量RS測(cè)量Rs=13-20ohm/sqP-substrateP-substrateP-wellN-wellFieldoxideHMDS涂光刻膠9300A軟烤

暴光(MASK:PL)

顯影堅(jiān)膜7.干法刻蝕多晶硅層

厚度測(cè)量

Tox<250A測(cè)產(chǎn)品走道9.15:1HF刻蝕10.厚度測(cè)量

Tox<20A測(cè)產(chǎn)品走道11.去除光刻膠

P-substrateP-substrateP-wellN-wellFieldoxide多晶硅(2)四、源、漏極的制作N-wellACTIVE

N-well

P-substrateP-well

N+

N+P+P+掩模版(MASK:N+，P+)HMDS涂光刻膠9300A軟烤

暴光(MASK:N+)顯影堅(jiān)膜N+離子注入As,80Kev去除光刻膠

P-substrateP-substrateP-wellN-wellFieldoxideN+P-substrateP-substrateP-wellN-wellFieldoxideHMDS涂光刻膠9300A軟烤

暴光(MASK:P+)顯影堅(jiān)膜P+離子注入BF2,80Kev去除光刻膠

P+N-wellACTIVE

N-well

P-substrateP-well

N+

N+P+P+掩模版(MASK:C1)五、接觸孔的制作接觸孔(1)清洗化學(xué)氣相淀積磷硅玻璃層Tb=7500±700A厚度測(cè)量退火和致密P-substrateP-substrateP-wellN-wellFieldoxideP+P+N+N+接觸孔(2)HMDS涂光刻膠9300A軟烤

暴光(MASK:C1)顯影

堅(jiān)膜接觸孔刻蝕厚度測(cè)量Tox<20A去除光刻膠接觸孔退火P.R.P-substrateP-substrateP-wellN-wellFieldoxideP+P+N+N+N-wellACTIVE六、連線的制作掩模版:(MASK:M1)

N-well

P-substrateP-well

N+

N+P+P+金屬(1)H2SO4

清洗50:1HF浸蝕NH4OH清洗

HCl

清洗濺射鋁Tmetal=9000±500A厚度測(cè)量

P-substrateP-substrateP-wellN-wellFieldoxideP+P+N+N+BPSGAl金屬(2)涂光刻膠9300A軟烤

暴光(MASK:M1)顯影

堅(jiān)膜干法刻蝕金屬去除光刻膠P-substrateP-substrateP-wellN-wellFieldoxideP+P+N+N+BPSGAl七、鈍化層的制作掩模版：(MASK:PA)chipcircuitpad

CHIP

N-well

P-substrateP-well

N+

N+P+P+鈍化(1)鈍化膜化學(xué)沉積 TP=10000±1000A厚度測(cè)量HMDS涂光刻膠9300A軟烤

暴光(MASK:PA)PassivationP-substrateP-substrateP-wellN-wellFieldoxideP+P+N+N+BPSGAlPassivationP-substrateP-substrateP-wellN-wellFieldoxideP+P+N+N+BPSG