深圳大學-數(shù)字集成電路(中文)第六章doc資料

深圳大學-數(shù)字集成電路(中文)第六章每一時刻(除了切換期間的瞬態(tài)效應(yīng)）每個門的輸出通過一個低阻路徑連接到在任何時候該門的輸出即為該電路實現(xiàn)的布爾函數(shù)值(再一次忽略切換期間的瞬態(tài)效應(yīng))

不同于動態(tài)電路，后者依賴把信號值暫時存放在高阻抗電路節(jié)點的電容上靜態(tài)CMOS電路設(shè)計VDD

or

Vss

2靜態(tài)互補CMOSVDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDNPMOSonlyNMOSonlyPUN(上拉網(wǎng)絡(luò))和PDN(下拉網(wǎng)絡(luò))是雙通道邏輯網(wǎng)絡(luò)……3構(gòu)成PUN和PDN網(wǎng)絡(luò)一個晶體管可以看成是一個由其柵信號控制的開關(guān)PDN由NMOS器件構(gòu)成，PUN由PMOS器件構(gòu)成可以推導出一組規(guī)則來實現(xiàn)邏輯功能互補CMOS結(jié)構(gòu)的上拉和下拉網(wǎng)絡(luò)互為對偶網(wǎng)絡(luò)互補門本質(zhì)上是反相的，只能實現(xiàn)與非、或非和異或門實現(xiàn)一個具有N個輸入的邏輯門需晶體管數(shù)目2N個4NMOS晶體管的串并聯(lián)結(jié)TransistorscanbethoughtasaswitchcontrolledbyitsgatesignalNMOSswitchcloseswhenswitchcontrolinputishighNMOS邏輯規(guī)則---串聯(lián)AND操作、并聯(lián)OR操作5PMOS晶體管的串并聯(lián)結(jié)PMOS邏輯規(guī)則---串聯(lián)NOR操作、并聯(lián)NAND操作6NMOS—下拉器件PMOS—上拉器件VDDVDD

0PDN0VDDCLCLPUNVDD0VDD-VTnCLVDDVDDVDD

|VTp|CLSDSDVGSSSDDVGS7互補CMOS邏輯類型

PUN和PDN是互補網(wǎng)絡(luò)

–符合DeMorgan定律–單級互補CMOS邏輯門是反相輸出的

–同相：需加額外反相8ExampleGate:NAND9ExampleGate:NOR10構(gòu)成一個復合門11復合CMOS門OUT=D+A?(B+C)DABCDABC12EE141單元設(shè)計

標準單元

通用邏輯 可綜合 等高，寬度可變

數(shù)據(jù)通路單元

規(guī)則、結(jié)構(gòu)化邏輯（算術(shù)運算） 單元中包含互連線 固定高度和寬度數(shù)字集成電路

14組合邏輯電路13標準單元不包含維數(shù)信息表示了晶體管間的相對位置14標準單元15棍棒圖不包含維數(shù)信息表示了晶體管間的相對位置InOutVDDGNDInverterAOutVDDGNDBNAND216棍棒圖CABX=C?(A+B)BACijABC17C?(A+B)的兩個版本XCABABCXVDDGNDVDDGND18棍棒圖邏輯圖CABX=C?(A+B)BACijjVDDXXiGNDABCPUNPDNABC邏輯圖19X邏輯圖CABX=(A+B)?(C+D)BADVDDXXGNDABCPUNPDNCDDABCD20例:x=ab+cd21互補CMOS組合邏輯特性靜態(tài)特性高噪聲容限(NM)VOH=VDD,VOL=VSS(GND)無靜態(tài)功耗 穩(wěn)態(tài)時，VDD和VSS(GND)間無直流通路動態(tài)特性上升、下降時延接近上下網(wǎng)絡(luò)有適當?shù)某叽绫壤?2CMOS特性滿電源幅度開關(guān);高噪聲容限電平幅度與器件尺寸無關(guān);ratioless穩(wěn)態(tài)時總有到VDD或GND之間的通路;低輸出阻抗高輸入阻抗;輸入穩(wěn)態(tài)電流幾乎為零電源與地之間無直接通路;無靜態(tài)功耗傳輸延時是負載電容和晶體管電阻的函數(shù)23開關(guān)延時模型AReqARpARpARnCLACLBRnARpBRpARnCintBRpARpARnBRnCLCintNAND2INVNOR224輸入波形對延時的影響延時與輸入波形有關(guān)輸出高到低的轉(zhuǎn)換A=B=0->1延時：0.69(2Rn)CLA=1，B=0->1 -延時：0.69(2Rn)CLA=0->1，B=1延時：0.69(2Rn)CL實際上單A跳變比單B跳變快CLARnARpBRpBRnCint25輸入波形對延時的影響延時與輸入波形有關(guān)輸出低到高的轉(zhuǎn)換A=B=1->0延時：0.69Rp/2CLA=1，B=1->0 -延時：0.69RpCLA=1->0，B=1延時：0.69RpCL實際上單A跳變比單B跳變快CLARnARpBRpBRnCint26延時對輸入波形的依賴A=B=10B=1,A=10B=10,A=1time[ps]Voltage[V]InputDataPatternDelay(psec)A=B=0169A=1,B=0162A=01,B=150A=B=1035A=1,B=1076A=10,B=157NMOS=0.5m/0.25mPMOS=0.75m/0.25mCL=100fF27扇入的考慮DCBADCBACLC3C2C1分布RC模型(Elmore延時)tpHL=0.69Reqn(C1+2C2+3C3+4CL)傳輸延時隨扇入迅速惡化-最壞情況成平方關(guān)系

-電阻電容同時起作用28tp

：扇入的函數(shù)tpLHtp(psec)fan-in避免扇入大于4的門tpHL平方線性tptpLH

29tp

扇出的函數(shù)tpNOR2tp(psec)eff.fan-out所有的門具有相同驅(qū)動電流tpNAND2tpINV斜率是驅(qū)動力的函數(shù)30tp

：扇入和扇出的函數(shù)扇入:平方源于電容和電阻的增加扇出:每個額外扇出增加負載CL31復雜門快速設(shè)計1晶體管尺寸規(guī)則只要扇出電容為主漸進尺寸規(guī)則InNCLC3C2C1In1In2In3M1M2M3MN分布RC線M1>M2>M3>…>MN(最接近輸出最小)使R1<R2<R3<…<RN32復雜門快速設(shè)計2晶體管排序C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CLcriticalpathcriticalpath放電101放電放電1延時由CL,C1andC2的放電時間決定延時由CL的放電時間決定1101放電放電結(jié)束放電結(jié)束33復雜門快速設(shè)計3不同的邏輯結(jié)構(gòu)F=ABCDEFGH34復雜門快速設(shè)計4插入緩沖器將扇入和扇出隔離開CLCL35EE141晶體管尺寸規(guī)則假定典型p/n管比例為2/1—并聯(lián)保持(考慮單個跳變；同時跳變時電阻，并聯(lián)速度更快)—串聯(lián)加倍(考慮同時跳變時，電阻串聯(lián)折半，減小單個電阻)2ARpBRp

24BRp單個信號輸入電容為INV的5/3單個信號Rn輸入電容2B為INV的4/3CL4ARpCint2Rn

ACint1Rn

ARn

B1CL數(shù)字集成電路

28組合邏輯電路36晶體管尺寸規(guī)則

CLBRnARpBRpARnCintBRpARpARnBRnCLCint2222114437復雜CMOS門晶體管尺寸規(guī)則OUT=D+A?(B+C)DABCDABC1222448838復雜CMOS門晶體管尺寸規(guī)則OUT=D+A?(B+C)DABCDABC1222448839有比邏輯40有比邏輯目標:相對于靜態(tài)互補CMOS,減少晶體管個數(shù)VDDVSSPDNIn1In2In3FRLLoadVDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDNResistiveDepletionLoadPMOSLoad(a)電阻負載(b)耗盡NMOS負載(c)偽NMOS負載VT

<041耗盡型NMOS42有比邏輯思路

--PDN關(guān)斷,上拉電阻起作用,--PDN導通,上拉電阻和PDN分壓=>有比邏輯43有比邏輯---無源負載VDDVSSPDNIn1In2In3FRL電阻負載NMOS+電阻負載?VOH=VDD?VOL

=RPNRPN

+RL?不對稱響應(yīng)?存在靜態(tài)功耗??tpL=0.69RLCLVDD44有比邏輯—有源負載耗盡負載NMOS偽-NMOSVDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDN耗盡負載PMOS負載VT

<045偽-NMOSVTC0.00.51.01.52.02.50.00.51.01.52.02.53.0Vin

[V]Vout

[V]W/Lp=4W/Lp=2W/Lp=1W/Lp=0.25W/Lp=0.5上升和下降延時不對稱VTC不對稱面積和負載減小,卻存在靜態(tài)功耗46偽NMOS反相器性能尺寸靜態(tài)功耗40.693V564um12ps20.273V298um56ps10.133V160um123ps0.50.064V80um268ps0.250.031V41um569ps47偽NMOS實例4輸入與非門4輸入或非門48改進的負載VVDDVSSPDN1OutDDVSSPDN2OutAABBM1M2差分串聯(lián)電壓開關(guān)邏輯(DCVSL)49DCVSL實例---異或門50DCVSL傳輸響應(yīng)00.20.40.60.81.0-0.50.51.52.5Time[ns]Voltage[V]ABABA,BA,B51傳輸晶體管邏輯52傳輸晶體管邏輯InputsSwitchNetworkOutOutABAB?NMOS晶體管?沒有靜態(tài)功耗53傳輸晶體管邏輯特點:開關(guān)網(wǎng)絡(luò)+緩沖器

--結(jié)構(gòu)簡單=>寄生小=>速度快理想開關(guān)

--低導通電阻和低寄生電容54實例:與門55純NMOS傳輸管邏輯00.511.520.01.02.03.0Time[ns]Voltage

[V]xOutIn56純NMOS傳輸邏輯A=2.5VBC=2.5

VCLA=2.5VC=2.5VBM2M1Mn缺陷

--閾值損失--后繼反相器有短路功耗57純NMOS傳輸管邏輯的改進M2M1MnMrOutABVDDVDDLevelRestorerX?電平恢復器

--使Vx迅速拉到高電平?問題：尺寸規(guī)劃

--A=0，B=0->1時

--有比邏輯5859互補傳輸晶體管邏輯——CPLCPL門的特點互補數(shù)據(jù)輸入用較少管子實現(xiàn)加法器和異或功能差分信號極性免去了多余反相器屬于靜態(tài)邏輯，有較好抑噪能力模塊化結(jié)構(gòu)60傳輸晶體門邏輯ABCCABCCBCLC

=0VA=2.5VC=2.5VBCLC

=0VA=0VC=2.5V61傳輸門電阻62基于傳輸晶體管邏輯的電路ABFBABBM1M2M3/M463傳輸門網(wǎng)絡(luò)中的延時V1Vi-1C2.52.500ViVi+1CC2.50Vn-1VnCC2.50InV1ViVi+1CVn-1VnCCInReqReqReqReqCC(a)(b)CReqReqCCReqCCReqReqCCReqCInm(c)64延時優(yōu)化65動態(tài)邏輯66動態(tài)vs.靜態(tài)電路靜態(tài)電路在任何時候通過低阻通路，輸出連在VDD或VSS.除非在開關(guān)的瞬間扇入n需要2n個晶體管（一半為p管）動態(tài)電路依賴高阻節(jié)點（電容）暫存信號電荷結(jié)構(gòu)簡單，寄生小，速度快易受噪聲影響扇入n需要n+2晶體管（一個是p管）67動態(tài)邏輯門In1In2PDNIn3MeMpClkClkOutCLOutClkClkABCMpMe兩相位工作

預充電(CLK=0)

求值(CLK=1)68輸出條件動態(tài)門的輸出一旦放電后，要等到下一次預充電才能充電在求值時，輸出最多完成一次1->0轉(zhuǎn)化要么保持為1要么放電到0，放電后不可能回到1，直到再次充電級聯(lián)問題.在求值期間或是求值之后，輸出可以是高組態(tài)，狀態(tài)存儲在CL上，PDN網(wǎng)絡(luò)截至69動態(tài)門的特點邏輯函數(shù)僅由PDN完成晶體管數(shù)目為N+2（靜態(tài)互補CMOS：2N）全幅輸出(VOL=GNDandVOH=VDD)器件尺寸不影響邏輯電平與比例無關(guān)開關(guān)速度更快寄生電容?。–in，Cout）無短路功耗只有漏電和電容功耗70動態(tài)門特點（續(xù)）總功耗通常高于靜態(tài)互補CMOSVDD

和GND之間無靜態(tài)電流和短路電流無毛刺較高的轉(zhuǎn)化概率Clk額外負載需要一個預充電或求值時鐘CLK71動態(tài)設(shè)計中的問題1:電荷漏電CLClkClkOutAMpMe漏電來源CLKVOut預充電求值主要是亞閾值漏電流72電荷漏電解決方法CLClkClkMeMpABOutMkp類似于傳輸晶體管中的電平恢復管維持管73動態(tài)設(shè)計中的問題2:電荷共享CL

存儲的電荷在CL

和CA

之間再分配（共享），降低了可靠性CLClkClkCACBB=0AOutMpMe74例：電荷共享CL=50fFClkClkAABBB!BCCOutCa=15fFCc=15fFCb=15fFCd=10fF75電荷共享B=0ClkXCLCaCbAOutMpMaVDDMbClkMe76克服電荷再分配ClkClkMeMpABOutMkpClk對內(nèi)部節(jié)點進行預充電，采用時鐘驅(qū)動晶體管代價是增加面積和功耗77動態(tài)設(shè)計中的問題3:背柵耦合CL1ClkClkB=0A=0Out1MpMeOut2CL2In動態(tài)NAND靜態(tài)NAND=1=078背柵耦合效應(yīng)VoltageTime,nsClkInOut1Out279動態(tài)設(shè)計中的問題4:時鐘饋通CLClkClkBAOutMpMe在輸出OUT和輸入時鐘CLK之間（預充電管），由于柵漏電容導致輸出電壓超出VDD。時鐘的快速上升沿（下降呀）耦合到輸出OUT80時鐘饋通ClkClkIn1In2In3In4OutIn&ClkOutTime,nsVoltage時鐘饋通時鐘饋通81動態(tài)設(shè)計中的問題5:動態(tài)門級聯(lián)ClkClkOut1InMpMeMpMeClkClkOut2VtClkInOut1Out2VVTn輸入不允許10的轉(zhuǎn)化，只允許01的轉(zhuǎn)化!82Domino邏輯In1In2PDNIn3MeMpClkClkOut1In4PDNIn5MeMpClkClkOut2Mkp111000