第四章CMOS數(shù)字集成電路

2023/2/6

韓良1第四章CMOS數(shù)字集成電路單元

MOS集成電路具有集成度高、功耗低的特點(diǎn)，是當(dāng)今大規(guī)模集成電路的主流產(chǎn)品，尤其是CMOS集成電路。2023/2/6

韓良2基本知識(shí)提示：NMOSPMOS增強(qiáng)型耗盡型四端器件MOS管的漏源電流ID和柵源電壓VGS、漏源電壓VDS的關(guān)系？NMOS截止飽和非飽和基本知識(shí)提示：NMOSPMOS增強(qiáng)型耗盡型四端器件NMOS截止飽和非飽和基本知識(shí)提示：NMOSPMOS增強(qiáng)型耗盡型四端器件溝道長(zhǎng)度調(diào)制效應(yīng)(短溝效應(yīng)):飽和區(qū)2023/2/6

韓良5§4-1MOS傳輸門(mén)

MOS傳輸門(mén)就是通過(guò)控制MOS管的導(dǎo)通和截止來(lái)實(shí)現(xiàn)信號(hào)的傳輸。結(jié)構(gòu)簡(jiǎn)單，控制靈活，是組成MOS電路的基本單元之一。2023/2/6

韓良6

思考題1.NMOS傳輸門(mén)、PMOS傳輸門(mén)、CMOS傳輸門(mén)各自的優(yōu)缺點(diǎn)是什么？2.傳輸門(mén)的傳輸速度與哪些因素有關(guān)？2023/2/6

韓良74.1.1單溝傳輸門(mén)

1.

NMOS傳輸門(mén)IOG“0”IOGG為“1”電平時(shí)

NMOS開(kāi)啟，傳送信號(hào)G為“0”電平時(shí)

NMOS管截止，不傳送信號(hào)。O點(diǎn)電容通過(guò)飽和導(dǎo)通的NMOS管放電，NMOS管逐漸進(jìn)入非飽和，放電加快，最終O點(diǎn)達(dá)到與I點(diǎn)相同的“0”。(1)由I向O傳送“0”時(shí)(假設(shè)O初始為“1”)2023/2/6

韓良84.1.1單溝傳輸門(mén)

1.

NMOS傳輸門(mén)(續(xù))“1”IOG

O點(diǎn)電容通過(guò)飽和導(dǎo)通的NMOS管充電，當(dāng)O點(diǎn)電位上升到比G點(diǎn)電位低一個(gè)VTn時(shí)，NMOS管截止。即最終O點(diǎn)達(dá)到的“1”比G點(diǎn)的“1”低一個(gè)VTn。(2)由I向O傳送“1”時(shí)(假設(shè)O初始為“0”)2023/2/6

韓良94.1.1單溝傳輸門(mén)

2.

PMOS傳輸門(mén)G為“0”電平時(shí)

PMOS開(kāi)啟，傳送信號(hào)G為“1”電平時(shí)

PMOS管截止，不傳送信號(hào)。O點(diǎn)電容通過(guò)飽和導(dǎo)通的PMOS管充電，PMOS管逐漸進(jìn)入非飽和，充電加快，最終O點(diǎn)達(dá)到與I點(diǎn)相同的“1”。(1)由I向O傳送“1”時(shí)(假設(shè)O初始為“0”)IOG“1”IOG2023/2/6

韓良104.1.1單溝傳輸門(mén)

2.

PMOS傳輸門(mén)(續(xù))

O點(diǎn)電容通過(guò)飽和導(dǎo)通的PMOS管放電，當(dāng)O點(diǎn)電位下降到比G點(diǎn)電位高一個(gè)|VTp|時(shí)，PMOS管截止。即最終O點(diǎn)達(dá)到的“0”比G點(diǎn)的“0”高一個(gè)|VTp|

。(2)由I向O傳送“0”時(shí)(假設(shè)O初始為“1”)“0”IOG2023/2/6

韓良114.1.2CMOS傳輸門(mén)O點(diǎn)電容通過(guò)飽和導(dǎo)通的NMOS管和PMOS管放電，NMOS管逐漸進(jìn)入非飽和，PMOS管逐漸截止，最終O達(dá)到與I相同的“0”。(1)由I向O傳送“0”(O初始為“1”)OIGGG為“0”電平、G為“1”電平時(shí)

NMOS、PMOS管都截止。G為“1”電平時(shí)、G為“0”電平

NMOS、PMOS管都開(kāi)啟。OIGG“0”2023/2/6

韓良124.1.2CMOS傳輸門(mén)(續(xù))

O點(diǎn)電容通過(guò)飽和導(dǎo)通的NMOS管和PMOS管充電，PMOS管逐漸進(jìn)入非飽和，NMOS管逐漸截止，最終O達(dá)到與I相同的“1”

。(2)由I向O傳送“1”(O初始為“0”)OIGG“1”2023/2/6

韓良134.1.3MOS傳輸門(mén)的速度GViVoGViVoGnViVoGp

MOS傳輸門(mén)的傳輸速度與節(jié)點(diǎn)電容、前級(jí)驅(qū)動(dòng)能力、和自身MOS管的W/L有關(guān)。

對(duì)于自身來(lái)說(shuō)，W/L越大，導(dǎo)通電阻越小，傳輸速度越快。

對(duì)于單溝傳輸門(mén)來(lái)說(shuō)，傳送“1”和“0”的速度不同，而對(duì)于CMOS傳輸門(mén)可以達(dá)到相同。2023/2/6

韓良144.1.4MOS傳輸門(mén)的特點(diǎn)1)NMOS傳輸門(mén)能可靠地快速傳送“0”電平，傳送“1”電平時(shí)較慢，且有閾值損失；2)PMOS傳輸門(mén)能可靠地快速傳送“1”電平，傳送“0”電平時(shí)較慢，且有閾值損失；3)CMOS傳輸門(mén)能可靠地快速傳送“1”電平和“0”電平，但需要兩種器件和兩個(gè)控制信號(hào)4)MOS傳輸門(mén)具有雙向傳輸性能2023/2/6

韓良15作業(yè)(不交)1.NMOS傳輸門(mén)、PMOS傳輸門(mén)、CMOS傳輸門(mén)各自的優(yōu)缺點(diǎn)是什么？2023/2/6

韓良16§4-2靜態(tài)MOS反相器

MOS反相器特性的分析是MOS基本邏輯門(mén)電路分析的重要基礎(chǔ)。2023/2/6

韓良17

思考題1.

各種MOS反相器的結(jié)構(gòu)有何不同？各自的優(yōu)缺點(diǎn)是什么？2.各種MOS反相器的輸出高低電平是多少？分別受什么因素影響？3.什么叫有比電路？什么叫無(wú)比電路？4.各種MOS反相器的速度、功耗、噪聲容限分別受哪些因素影響？2023/2/6

韓良184.2.1電阻負(fù)載NMOS反相器

1.結(jié)構(gòu)和工作原理VOH=VDD(VDD–VOH)/RL=0Vi為低電平VOL時(shí)，MI截止Vi為高電平VOH時(shí)，MI非飽和(VDD–VOL)

/RL

=KI[2(VOH

-VTI)VOL-VOL2]ViVoRLVDDMI

VOL

VDD1+2KI

RL(VOHVTI)其中:KI=WL()oxo2tox21COXWL=2023/2/6

韓良194.2.1電阻負(fù)載NMOS反相器

2.基本特性RL若?。篤OL高，功耗大，tr小;W/L若小(即KI小)：VOL高，功耗小,，tf大。ViVoRLVDDMNRL減小VILVIHVOHVOLVoVi0

VOL

VDD1+2KI

RL(VOHVTI)0VitVDD0VotVDD2023/2/6

韓良20ViVoRLVDDMN（1）VOH=VDD（2）VOL

VDD1+2KI

RL(VOHVTI)有比（3）RL占較大面積或采用特殊工藝（4）上升速度慢（5）噪聲容限?。?）靜態(tài)功耗大4.2.1電阻負(fù)載NMOS反相器

2.基本特性2023/2/6

韓良21FRLVDDNMOSPDNIn1InNABnand2FRLVDDABFFnor2RLVDDABFDECRLVDDaoi221ABFDCERLVDDoai324.2.1電阻負(fù)載NMOS反相器

3.門(mén)電路結(jié)構(gòu)PDN-pulldownnetwork2023/2/6

韓良224.2.2E/E飽和負(fù)載NMOS反相器

1.結(jié)構(gòu)和工作原理ViVoVDDMLMIVOH=VDDVTL

KL(VDD-VOH-VTL)2=0Vi為低電平VOL時(shí),MI截止,ML飽和Vi為高電平VOH時(shí),MI非飽和,ML飽和KL(VDD-VOL-VTL)2=KI[2(VOH-VTI)VOL-VOL2]其中：R

=KIKL=(W/L)I(W/L)LVOL

(VDDVTL

)22R(VOHVTI)有比電路VO=？VO=VDD?2023/2/6

韓良234.2.2E/E飽和負(fù)載NMOS反相器

2.單元特點(diǎn)ViVoVDDMLMIVoViR減小(KI/

KL)(1)VOH比電源電壓VDD低一個(gè)閾值電壓Vt（有襯底偏值效應(yīng)）；(3)ML和MI的寬長(zhǎng)比分別影響tr和tf。(4)上升過(guò)程由于負(fù)載管逐漸接近截止，tr較大。(2)VOL與R有關(guān)，為有比電路；0Vot2023/2/6

韓良24ViVoVDDMLMI（1）VOH=VDDVTL還受襯偏影響（3）上升速度慢（負(fù)載管小且逐漸截止）（4）噪聲容限?。?）靜態(tài)功耗大（2）VOL

有比(VDDVTL

)22R(VOHVTI)（6）器件少，面積小4.2.2E/E飽和負(fù)載NMOS反相器

2.單元特點(diǎn)2023/2/6

韓良25VDDMLFNMOSPDNIn1InNABFDECaoi221VDDMLABFDCEoai32VDDMLABFFnor2VDDMLABnand2FVDDML4.2.2E/E飽和負(fù)載NMOS反相器

3.門(mén)電路結(jié)構(gòu)2023/2/6

韓良26ViVoVDDMLMIVGG

VOH=VDDKL[2(VGG-VOH

-VTL)(VDD-VOH)

-(VDD

-VOH)

2]

=0VGG

>

VDD

+VTL

Vi為VOL時(shí)，MI截止，ML非飽和VDDMLVGGFNMOSPDNIn1InN4.2.3E/E非飽和負(fù)載NMOS反相器

1.結(jié)構(gòu)和工作原理2023/2/6

韓良274.2.3E/E非飽和負(fù)載NMOS反相器

1.結(jié)構(gòu)和工作原理(續(xù))ViVoVDDMLMIVGGKI

[2(VOH

-VTI)VOL-VOL2]

KL[2(VGG

-VOL

-VTL)(VDD

-VOL)

-(VDD

-VOL)

2]

=VOL

VDD22mR(VOHVTI)其中：R

=KIKL=(W/L)I(W/L)Lm

=VDD2(VGGVTL)VDD0m<1Vi為VOH時(shí)，MI非飽和，ML非飽和2023/2/6

韓良284.2.3E/E非飽和負(fù)載NMOS反相器

2.單元特點(diǎn)ViVoVDDMLMIVGGVoVi(KI/KL)R增大(1)雙電源(2)VOH=VDD

(3)VOL與R有關(guān)，為有比電路；(4)VGG越高，tr越小，但是VOL越大，功耗越大。2023/2/6

韓良29ViVoVDDMLMIVGG（1）雙電源（2）VOH=VDD（5）噪聲容限小（6）靜態(tài)功耗大（7）器件少，面積?。?）有比VOL

VDD22mR(VOHVTI)（4）上升速度慢（負(fù)載管?。?.2.3E/E非飽和負(fù)載NMOS反相器

2.單元特點(diǎn)2023/2/6

韓良304.2.4自舉負(fù)載NMOS反相器

1.結(jié)構(gòu)和自舉原理初始狀態(tài)：

Vi=VOH，Vo=VOLMB、ML飽和、MI非飽和VOL

(VDDVTB

VTL

)22R(VOHVTI)其中：

R

=KIKL=(W/L)I(W/L)L有比電路VGL=VDDVTBViVoVDDMBMIMLCBVGLVDDMBMLCBVGLFNMOSPDNIn1InN2023/2/6

韓良31自舉過(guò)程：

Vi

變?yōu)閂OL,MI截止,Vo上升，

VGL隨Vo上升(電容自舉)，ViVoVDDMBMIMLCBVGLVGL=VDDVTBVGSL=VGL

-VOLVOL上升，而電容兩端電壓不變當(dāng)VOL上升到2VTB時(shí)，VGL上升到VDD+VTB，ML非飽和。4.2.4自舉負(fù)載NMOS反相器

1.結(jié)構(gòu)和自舉原理2023/2/6

韓良32自舉過(guò)程：

MB截止，ML逐漸由飽和進(jìn)入非飽和導(dǎo)通，上升速度加快。自舉結(jié)果：

tr縮短，VOH可達(dá)到VDD。ViVoVDDMBMIMLCBVGL4.2.4自舉負(fù)載NMOS反相器

1.結(jié)構(gòu)和自舉原理2023/2/6

韓良33自舉電路中的漏電，會(huì)使自舉電位VGL下降(尤其是低頻)，最低可降到：VGL=VDDVTB，因而ML變?yōu)轱柡蛯?dǎo)通，輸出VOH=VDDVTBVTL為了提高輸出高電平，加入上拉元件MA

(或RA)。ViVoVDDMBMIMLCBVGLMA4.2.4自舉負(fù)載NMOS反相器

2.漏電上拉2023/2/6

韓良34（1）VOH=VDD→VDD2VT（3）速度快（自舉作用）（4）噪聲容限?。?）功耗大（6）器件較多，還有電容ViVoVDDMBMIMLCBVGL有比VOL

(VDDVTB

VTL

)22R(VOHVTI)（2）4.2.4自舉負(fù)載NMOS反相器

3.單元特點(diǎn)2023/2/6

韓良354.2.5E/DNMOS反相器

1.結(jié)構(gòu)和工作原理ViVoVDDMDMEVOH=VDDKD[2(0

-VTD)(VDD

-VOH)-

(VDD

-VOH)

2]

=0Vi為VOL時(shí)，ME截止，MD非飽和MD

為耗盡型器件，VTD<0，ME

為增強(qiáng)型器件，VTE>0，2023/2/6

韓良364.2.5E/DNMOS反相器

1.結(jié)構(gòu)和工作原理（續(xù)）ViVoVDDMDMEKE[2(VOH

-VTE)VOL-VOL2]

KD(0

-VTD)2=VOL

VTD

22R(VOHVTE)其中：R

=KEKD=(W/L)E(W/L)D有比電路（近似于無(wú)比電路）Vi為VOH時(shí)，ME非飽和，MD飽和2023/2/6

韓良374.2.5E/DNMOS反相器

2.單元特點(diǎn)(1)VOH可達(dá)到電源電壓VDD(2)VOL與R有關(guān)，但是VTD是關(guān)鍵的因素，近似于無(wú)比電路，面積小。(3)上升過(guò)程由于負(fù)載管由飽和逐漸進(jìn)入非飽和，tr縮短，速度快。ViVoVDDMDME2023/2/6

韓良38ViVoVDDMDME（1）VOH=VDD（3）速度快（4）噪聲容限?。?）靜態(tài)功耗大（6）器件少，面積?。?）近似無(wú)比VOL

VTD

22R(VOHVTE)4.2.5E/DNMOS反相器

2.單元特點(diǎn)2023/2/6

韓良39VDDMDFNMOSPDNIn1InNABnand2FVDDMDABFDECaoi221VDDMDABFDCEoai32VDDMDABFFnor2VDDMD4.2.5E/DNMOS反相器

3.門(mén)電路結(jié)構(gòu)2023/2/6

韓良404.2.6CMOS反相器

1.結(jié)構(gòu)和工作原理ViVoVDDMPMNVi為VOL時(shí)，MN截止，MP非飽和-Kp

[2(VOL-VDD-VTP)(VOH-VDD)–(VOH-VDD)2]=0VOH=VDDVi為VOH時(shí)，MN非飽和，MP截止Kn[2(VOH-VTN)VOL-VOL2]=0VOL=0

無(wú)比電路MP

為PMOS,VTP<0,MN

為NMOS,VTN>02023/2/6

韓良414.2.6CMOS反相器

2.電壓傳輸特性及器件工作狀態(tài)表ViVoVDDMPMN截止非飽和VDD+VTP<ViVDD飽和非飽和VO+VTN<ViVDD+VTP飽和飽和VO+VTPViVO+VTN非飽和飽和VTNVi<VO+VTP非飽和截止0Vi<VTNP管N管輸入電壓范圍0VOViVDDVDDVDD+VTPVTN2023/2/6

韓良424.2.6CMOS反相器

3.噪聲容限

0VOViVDDVILmaxVIHminVOHminVOLmaxSlope=-1VNMmax=min{VNMHmax,VNMLmax

}VDDVOHminVSSVOLmaxVILmaxVIHminVNMLmaxVNMHmax2023/2/6

韓良434.2.6CMOS反相器

4.瞬態(tài)特性

VoVDDViMPMNCL0VotVDD0VitVDDCL為負(fù)載電容，帶負(fù)載門(mén)數(shù)越多，連線越長(zhǎng)，CL越大，延遲越大。2023/2/6

韓良444.2.6CMOS反相器

4.瞬態(tài)特性（續(xù)1）

(1)下降時(shí)間ViVoVDDMPMNCL0VotVDD90%10%tftf

=

tf1

+tf2

tf1是電容電壓Vo從0.9VDD下降到(VDD-VTH)所需時(shí)間；tf2是電容電壓Vo從(VDD-VTH)下降到0.1VDD所需時(shí)間。在tf1內(nèi)MN工作在飽和區(qū)：4.2.6CMOS反相器

4.瞬態(tài)特性（續(xù)1）

(1)下降時(shí)間ViVoVDDMPMNCLtf

=

tf1

+tf2

2023/2/6

韓良464.2.6CMOS反相器

4.瞬態(tài)特性（續(xù)2）

(1)下降時(shí)間ViVoVDDMPMNCLtf

=

tf1

+tf2

從t1(對(duì)應(yīng)Vo=0.9VDD)到t2（對(duì)應(yīng)Vo=VDD-VTH）進(jìn)行積分，可得2023/2/6

韓良474.2.6CMOS反相器

4.瞬態(tài)特性（續(xù)3）

(1)下降時(shí)間ViVoVDDMPMNCLtf

=

tf1

+tf2

按上述同樣的方法，可求出電容電壓從(VDD-VTH)放電到0.1VDD

所需的時(shí)間tf2

2kN(VDD-VTN)VDD

CLln(19VDD

20VTN)2023/2/6

韓良484.2.6CMOS反相器

4.瞬態(tài)特性（續(xù)4）

(1)下降時(shí)間ViVoVDDMPMNCL2VDD

KN(VDDVTN)CLVTN0.1VDDVDD

VTN

+1ln(19VDD

20VTN)=KN越大

tf越小tf

=

tf1

+tf2

2023/2/6

韓良494.2.6CMOS反相器

4.瞬態(tài)特性（續(xù)5）

(1)下降時(shí)間ViVoVDDMPMNCLtf

=

tf1

+tf2

假設(shè)VTN≈0.2VDDkNVDDCL2tf≈2023/2/6

韓良504.2.6CMOS反相器

4.瞬態(tài)特性（續(xù)6）

(2)上升時(shí)間ViVoVDDMPMNCL0VotVDD90%10%tr2VDD

KP(VDD|VTP|)CL|VTP|

0.1VDDVDD

|VTP|

+1ln(19VDD

20|VTP|

)=KP越大

tr越小tr

=

tr1

+tr22023/2/6

韓良514.2.6CMOS反相器

4.瞬態(tài)特性（續(xù)7）

(2)上升時(shí)間ViVoVDDMPMNCLtr

=

tr1

+tr2假設(shè)VTN≈0.2VDDkPVDDCL2tr≈kNVDD2tf≈CL如果希望tr≈tf，則要求KN=

KP,由于N≈2P,需要使WP=2WN2023/2/6

韓良524.2.6CMOS反相器

5.功耗特性ViVoVDDMPMN(1)靜態(tài)功耗PS

理想情況下靜態(tài)電流為0，實(shí)際存在漏電流（表面漏電，PN結(jié)漏電），有漏電功耗：PS

=IosVDDCMOS電路功耗由三部分組成：靜態(tài)功耗、瞬態(tài)功耗和節(jié)點(diǎn)電容充放電功耗。

設(shè)計(jì)時(shí)應(yīng)盡量減小PN結(jié)面積2023/2/6

韓良534.2.6CMOS反相器

5.功耗特性（續(xù)1）

ViVoVDDMPMNCOCI0Vit0ITt

由于節(jié)點(diǎn)都存在寄生電容，因而狀態(tài)轉(zhuǎn)換時(shí)輸入波形有一定的斜率，使NMOS和PMOS都處于導(dǎo)通態(tài)，存在瞬態(tài)電流，產(chǎn)生交變功耗。(2)瞬態(tài)功耗Pt2023/2/6

韓良544.2.6CMOS反相器

5.功耗特性（續(xù)2）

ViVoVDDMPMNCOCI0Vit0ITtPc

21(tr+tf)ITmaxVDD

近似計(jì)算，假定交變電流為三角波。

設(shè)計(jì)時(shí)應(yīng)盡量減小tr和tf(2)瞬態(tài)功耗Pt2023/2/6

韓良554.2.6CMOS反相器

5.功耗特性

(3)電容充放電功耗Pc

在狀態(tài)轉(zhuǎn)換過(guò)程中，結(jié)點(diǎn)電位的上升和下降，都伴隨著結(jié)點(diǎn)電容的充放電過(guò)程，產(chǎn)生功耗。ViVoVDDMPMNCLPc=CL

VDD

22023/2/6

韓良564.2.6CMOS反相器

6.最佳設(shè)計(jì)

ViVoVDDMPMN(1)最小面積方案

芯片面積A=(WnLn+WpLp)

按工藝設(shè)計(jì)規(guī)則設(shè)計(jì)最小尺寸

Lp=LnWp=Wn

面積小、功耗小、非對(duì)稱延遲(2)

對(duì)稱延遲方案

上升時(shí)間與下降時(shí)間相同tr=tf

應(yīng)有：Kp=Kn，一般?。篖p=Ln則有：Wp/Wn

=n/p22023/2/6

韓良574.2.6CMOS反相器

7.單元版圖示例

2023/2/6

韓良584.2.7作業(yè)1

說(shuō)明什么是有比和無(wú)比電路？2CMOS反相器的功耗包括哪幾部分？2023/2/6

韓良59§4-3標(biāo)準(zhǔn)CMOS靜態(tài)基本邏輯門(mén)2023/2/6

韓良60

思考題

1.NMOS門(mén)電路中，輸入端數(shù)對(duì)特性有何影響（靜態(tài)和瞬態(tài)）？設(shè)計(jì)時(shí)如何考慮？2.CMOS門(mén)電路中，輸入端數(shù)對(duì)特性有何影響（靜態(tài)和瞬態(tài)）？設(shè)計(jì)時(shí)如何考慮？2023/2/6

韓良614.3.1NMOS門(mén)電路

1.或非門(mén)（nor）VDDABCFVDDABCF輸入管等效

等效為反相器進(jìn)行性能分析，按最壞條件滿足性能要求進(jìn)行設(shè)計(jì)。2023/2/6

韓良624.3.1NMOS門(mén)電路

2.與非門(mén)（nand）

等效為反相器時(shí)，等效輸入管寬長(zhǎng)比減小，嚴(yán)重影響VOL和tf

，因此輸入端數(shù)不宜過(guò)多。VDDABF輸入管等效VDDABF2023/2/6

韓良634.3.1NMOS門(mén)電路

3.與或非門(mén)VDDABCFDEVDDFABCDE2023/2/6

韓良644.3.1NMOS門(mén)電路

4.或與非門(mén)VDDAFDBCEVDDFADBCE2023/2/6

韓良654.3.1NMOS門(mén)電路

5.異或門(mén)（xor）VDDFABVDDVDDVDDABFF=A·B+A·B=A+B+A·B2023/2/6

韓良664.3.1NMOS門(mén)電路

6.異或非門(mén)（nxor）F=A·B+A·B=AB·(A+

B)VDDVDDVDDABFVDDFAB2023/2/6

韓良674.3.1NMOS門(mén)電路

6.異或非門(mén)（nxor）續(xù)F=A·B+A·BVDDABF

電路結(jié)構(gòu)簡(jiǎn)單，但是與其它單元級(jí)聯(lián)時(shí)會(huì)有電流灌入前級(jí)，影響輸出低電平。2023/2/6

韓良684.3.1NMOS門(mén)電路

7.同相推挽輸出驅(qū)動(dòng)門(mén)VDDAFVDDAF上拉結(jié)構(gòu)輸出輸出高電平低2023/2/6

韓良694.3.1NMOS門(mén)電路

8.反相推挽輸出驅(qū)動(dòng)門(mén)VDDAF2023/2/6

韓良704.3.1NMOS門(mén)電路

9.三態(tài)驅(qū)動(dòng)門(mén)FAEnVDDFAEnVDD同相反相2023/2/6

韓良711.PUN由PMOS管組成，PDN由NMOS管組成2.

PMOS管數(shù)與NMOS管數(shù)及輸入端數(shù)都相同（為1時(shí)即是反相器）3.所有輸入都同時(shí)分配到PUN和PDN中

5.穩(wěn)定狀態(tài)時(shí)PUN和PDN只有一個(gè)導(dǎo)通6.輸出高電平為VDD，輸出低電平為VSS

7.

理想靜態(tài)功耗為零

FVDDNMOSPDNIn1InNPMOSPUNIn1InNVSS8.

單級(jí)門(mén)完成的功能都是反相的

4.PUN和PDN采用互為對(duì)偶網(wǎng)絡(luò)

4.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

2023/2/6

韓良724.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

1.或非門(mén)（nor）(1)電路結(jié)構(gòu)示例VDDCBFnor4ADVDDABFFnor2VDDCBFnor3APDN中的NMOS管是單一的并聯(lián)關(guān)系PUN中的PMOS管是單一的串聯(lián)關(guān)系

2023/2/6

韓良73PUN導(dǎo)通時(shí)，等效PMOS管的寬長(zhǎng)比減小(與端數(shù)有關(guān))PUN(W/L)P/3VDDCBFnor3A4.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

1.或非門(mén)（nor）(2)PUN等效分析示例2023/2/6

韓良74PDN導(dǎo)通時(shí)，隨著導(dǎo)通NMOS管個(gè)數(shù)的增加，等效NMOS管的寬長(zhǎng)比加大。PDN(W/L)N2(W/L)N3(W/L)NVDDCBFnor3A4.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

1.或非門(mén)（nor）(3)PDN等效分析示例2023/2/6

韓良75②下降時(shí)間tfNMOS管有導(dǎo)通的輸出電平就會(huì)下降。下降時(shí)間tf隨著NMOS管同時(shí)導(dǎo)通個(gè)數(shù)的增加而減小?；蚍情T(mén)輸入端數(shù)過(guò)多將會(huì)嚴(yán)增加上升時(shí)間tr，適合要求下降速度快的電路。①上升時(shí)間trPMOS管全導(dǎo)通輸出電平才會(huì)上升。上升時(shí)間tr隨著輸入端數(shù)的增加而增大。VDDCBFnor3A4.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

1.或非門(mén)（nor）(4)特性分析示例2023/2/6

韓良76③轉(zhuǎn)折電壓V*設(shè)：o

=KNKP=N(W/L)NP(W/L)P則：1

=3o

2

=6o3

=9oV*逐漸遠(yuǎn)離VDD，低電平噪聲容限下降?；蚍情T(mén)輸入端數(shù)過(guò)多將會(huì)嚴(yán)重影響噪聲容限(V*)VDDCBFnor3AVDD0VOViVDDo34.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

1.或非門(mén)（nor）(4)特性分析示例2023/2/6

韓良774.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

1.或非門(mén)（nor）(5)單元版圖示例2023/2/6

韓良784.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

1.或非門(mén)（nor）(5)單元版圖示例2023/2/6

韓良794.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

2.

與非門(mén)（nand）(1)電路結(jié)構(gòu)示例VDDABFnand4CDFABnand3CVDDABFnand2VDDPDN中的NMOS管是單一的串聯(lián)關(guān)系PUN中的PMOS管是單一的并聯(lián)關(guān)系

2023/2/6

韓良80PUN導(dǎo)通時(shí)，隨著導(dǎo)通PMOS管個(gè)數(shù)的增加，等效PMOS管的寬長(zhǎng)比加大。FABnand3CVDDPUN(W/L)P2(W/L)p3(W/L)p4.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

2.

與非門(mén)（nand）(2)PUN等效分析示例2023/2/6

韓良81PDN導(dǎo)通時(shí)，等效NMOS管的寬長(zhǎng)比減小(與端數(shù)有關(guān))FABnand3CVDDPDN(W/L)N/34.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

2.

與非門(mén)（nand）(3)PDN等效分析示例2023/2/6

韓良82①上升時(shí)間trPMOS管有導(dǎo)通的輸出電平就會(huì)上升。上升時(shí)間tr隨著PMOS管同時(shí)導(dǎo)通個(gè)數(shù)的增加而減小。與非門(mén)輸入端數(shù)過(guò)多將會(huì)嚴(yán)重增加下降時(shí)間tf，適合要求上升速度快的電路。FABnand3CVDD②下降時(shí)間tfNMOS管全導(dǎo)通輸出電平才會(huì)下降。下降時(shí)間tf隨著輸入端數(shù)的增加而增大。4.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

2.

與非門(mén)（nand）(4)特性分析示例2023/2/6

韓良83③轉(zhuǎn)折電壓V*FABnand3CVDD設(shè)：o

=KNKP=N(W/L)NP(W/L)P則：1

=o/3

2

=o/63

=o/9V*逐漸靠近VDD，高電平噪聲容限下降。與非門(mén)輸入端數(shù)過(guò)多將會(huì)嚴(yán)重影響噪聲容限(V*)VDD0VOViVDDo34.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

2.

與非門(mén)（nand）(4)特性分析示例2023/2/6

韓良844.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

2.

與非門(mén)（nand）(5)單元版圖示例2023/2/6

韓良854.3.2標(biāo)準(zhǔn)CMOS靜態(tài)基本門(mén)電路結(jié)構(gòu)

2.

與非門(mén)（nand）(5)單元版圖示例2023/2/6

韓良86ABCEDFABDCEF2023/2/6

韓良87ABDCEFABDCEF2023/2/6

韓良884.3.3標(biāo)準(zhǔn)CMOS靜態(tài)復(fù)合門(mén)

(1)

結(jié)構(gòu)特點(diǎn)

PDN中的NMOS管和PUN中的PMOS管都串聯(lián)和并聯(lián)的組合關(guān)系，而且它們是串并聯(lián)對(duì)偶網(wǎng)絡(luò)關(guān)系。

復(fù)合邏輯單級(jí)門(mén)的PDN和PUN中的器件都有串聯(lián)關(guān)系，因而上升時(shí)間和下降時(shí)間都會(huì)加大。

復(fù)合邏輯單級(jí)門(mén)完成多級(jí)邏輯運(yùn)算功能，組成較復(fù)雜邏輯比較靈活，有利于減少組成集成電路的門(mén)的級(jí)數(shù)，又有利于減小電路整體延遲。VDDNMOSPDNIn1InNPMOSPUNIn1InNVSS2023/2/6

韓良89(2)與或非門(mén)（aoi?..?）

VDDNMOSPDNIn1InNPMOSPUNIn1InNVSSPDN是由串聯(lián)的NMOS管再并聯(lián)組成。與或非門(mén)是單級(jí)邏輯門(mén)完成了“與”和“或非”兩級(jí)邏輯運(yùn)算，是復(fù)合邏輯門(mén)的一種。PUN是由并聯(lián)的PMOS管再串聯(lián)組成。與PDN中串聯(lián)NMOS對(duì)應(yīng)的PMOS管是并聯(lián)關(guān)系。4.3.3標(biāo)準(zhǔn)CMOS靜態(tài)復(fù)合門(mén)2023/2/6

韓良90

VDDABFCEDABCDE4.3.3標(biāo)準(zhǔn)CMOS靜態(tài)復(fù)合門(mén)(2)與或非門(mén)示例1:

aoi32

2023/2/6

韓良91

VDDABFDABCEEDC4.3.3標(biāo)準(zhǔn)CMOS靜態(tài)復(fù)合門(mén)(2)與或非門(mén)示例2:

aoi221

2023/2/6

韓良924.3.3標(biāo)準(zhǔn)CMOS靜態(tài)復(fù)合門(mén)(2)與或非門(mén)示例2:

aoi221

2023/2/6

韓良93ABDCEF4.3.3標(biāo)準(zhǔn)CMOS靜態(tài)復(fù)合門(mén)(2)與或非門(mén)示例2:

aoi221

2023/2/6

韓良94(3)或與非門(mén)（oai?..?）

VDDNMOSPDNIn1InNPMOSPUNIn1InNVSSPDN是由并聯(lián)的NMOS管再串聯(lián)組成。或與非門(mén)是單級(jí)邏輯門(mén)完成了“或”和“與非”兩級(jí)邏輯運(yùn)算，是復(fù)合邏輯門(mén)的一種。PUN是由串聯(lián)的NMOS管再并聯(lián)組成。與PDN中并聯(lián)NMOS對(duì)應(yīng)的PMOS管是串聯(lián)關(guān)系。4.3.3標(biāo)準(zhǔn)CMOS靜態(tài)復(fù)合門(mén)2023/2/6

韓良95VDDABFDABCEDCE4.3.3標(biāo)準(zhǔn)CMOS靜態(tài)復(fù)合門(mén)(3)或與非門(mén)（oai）示例1:oai322023/2/6

韓良964.3.3標(biāo)準(zhǔn)CMOS靜態(tài)復(fù)合門(mén)(3)或與非門(mén)（oai）示例1:oai322023/2/6

韓良97ABDCEF4.3.3標(biāo)準(zhǔn)CMOS靜態(tài)復(fù)合門(mén)(3)或與非門(mén)（oai）示例1:oai322023/2/6

韓良98VDDACFABEBEDDC4.3.3標(biāo)準(zhǔn)CMOS靜態(tài)復(fù)合門(mén)(3)或與非門(mén)（oai）示例2:oai2212023/2/6

韓良994.3.3標(biāo)準(zhǔn)CMOS靜態(tài)復(fù)合門(mén)(3)或與非門(mén)（oai）示例2:oai2212023/2/6

韓良100ABDCEF4.3.3標(biāo)準(zhǔn)CMOS靜態(tài)復(fù)合門(mén)(3)或與非門(mén)（oai）示例2:oai2212023/2/6

韓良101ABFF=A+B+A·B4.3.4CMOS靜態(tài)復(fù)合邏輯單元(1)異或門(mén)（xor）示例12023/2/6

韓良102AVDDBFVDDVDDF=AB+A·B=AB+A·B

ABFVDDVDD4.3.4CMOS靜態(tài)復(fù)合邏輯單元(1)異或門(mén)（xor）示例22023/2/6

韓良103AVDDBFVDDVDDABF4.3.4CMOS靜態(tài)復(fù)合邏輯單元(1)異或門(mén)（xor）示例22023/2/6

韓良104ABFF=A·B·(A+B)4.3.4CMOS靜態(tài)復(fù)合邏輯單元(1)異或非門(mén)（nxor）示例12023/2/6

韓良105ABFVDDVDDVDDAVDDBFVDDF=AB+A·B=AB+A·B

4.3.4CMOS靜態(tài)復(fù)合邏輯單元(2)異或非門(mén)（nxor）示例22023/2/6

韓良106ABFABFF=AB+A·B=AB+A·B4.3.4CMOS靜態(tài)復(fù)合邏輯單元(2)異或非門(mén)（nxor）示例32023/2/6

韓良107FAEnVDDFAEnVDDVDDAFCCCC4.3.4CMOS靜態(tài)復(fù)合邏輯單元(3)雙向強(qiáng)驅(qū)動(dòng)三態(tài)門(mén)2023/2/6

韓良1084.3.4CMOS靜態(tài)復(fù)合邏輯單元(4)單向強(qiáng)驅(qū)動(dòng)三態(tài)門(mén)2023/2/6

韓良109VDDNMOSPDNIn1InNPMOSPUNIn1InNVSSCFC

PMOS傳輸門(mén)與PUN串接在電源VDD與輸出F之間

NMOS傳輸門(mén)與PDN串接在地VSS與輸出F之間

PMOS傳輸門(mén)與NMOS傳輸門(mén)受相反信號(hào)控制

由于傳輸管的串入，輸出驅(qū)動(dòng)能力下降。①結(jié)構(gòu)4.3.4CMOS靜態(tài)復(fù)合邏輯單元(5)內(nèi)部三態(tài)門(mén)（鐘控三態(tài)門(mén)——C2MOS）2023/2/6

韓良110VDDACFCABFCCVDDABFCCVDD鐘控或非門(mén)鐘控與非門(mén)鐘控反相器4.3.4CMOS靜態(tài)復(fù)合邏輯單元(5)內(nèi)部三態(tài)門(mén)（鐘控三態(tài)門(mén)——C2MOS）②示例2023/2/6

韓良111F=A=AFAAVDDMP1MN1FVDDMP2MN2A

從邏輯功能上講，buffer是允余單元，其目的是為了得到一定的延遲或驅(qū)動(dòng)。（詳見(jiàn)4.9）4.3.4CMOS靜態(tài)復(fù)合邏輯單元(6)緩沖器(buffer)

2023/2/6

韓良112§4-4偽NMOS邏輯和

差分級(jí)聯(lián)電壓開(kāi)關(guān)邏輯2023/2/6

韓良1134.4.1偽NMOS邏輯

(1)結(jié)構(gòu)及對(duì)比VDDMLFNMOSPDNIn1InNVDDMDFNMOSPDNIn1InNNMOS邏輯FVDDNMOSPDNIn1InNPMOSPUNIn1InNVSSCMOS邏輯VDDNMOSPDNIn1InNVSSF偽NMOS邏輯2023/2/6

韓良114VDDFA1A2A3B1B2N邏輯塊VDDA1FCA2B1B2DN邏輯塊PDN4.4.1偽NMOS邏輯

(2)單元電路示例2023/2/6

韓良115VDDNMOSPDNIn1InNVSSF偽NMOS邏輯（1）VOH=VDD（3）靜態(tài)功耗≠0（6）速度慢（5）噪聲容限低（4）器件少，面積小（2）VOL≠0，有比電路（7）與CMOS工藝兼容4.4.1偽NMOS邏輯

(2)單元特點(diǎn)2023/2/6

韓良1164.4.2差分級(jí)聯(lián)電壓開(kāi)關(guān)邏輯（DCVSL）

(1)結(jié)構(gòu)及特點(diǎn)VDDNMOSPDN1In1InNVSSFInNIn1NMOSPDN2VDDFVSSPMOS1PMOS2①PDN1和PDN2是對(duì)偶網(wǎng)絡(luò)，輸入信號(hào)也都對(duì)應(yīng)互補(bǔ)（都是差分信號(hào)）。②PDN1和PDN2中，一個(gè)導(dǎo)通時(shí)，另一個(gè)一定截止。③穩(wěn)態(tài)時(shí)，兩個(gè)PMOS負(fù)載管一個(gè)導(dǎo)通一個(gè)截止。

2023/2/6

韓良117VDDNMOSPDN1In1InNVSSFInNIn1NMOSPDN2VDDFVSSPMOS1PMOS2④輸出高、低電平分別為電源電位和地電位。⑤靜態(tài)功耗理想值為零。VOH=VDDVOL=VSS⑥正反饋連接方式使電路輸出狀態(tài)轉(zhuǎn)換速度快。4.4.2差分級(jí)聯(lián)電壓開(kāi)關(guān)邏輯（DCVSL）

(1)結(jié)構(gòu)及特點(diǎn)2023/2/6

韓良118VDDNMOSPDN1In1InNVSSFInNIn1NMOSPDN2VDDFVSSPMOS1PMOS2⑦同時(shí)完成兩種互為反相的邏輯，得到的差分輸出信號(hào)又為需要差分信號(hào)的電路省去了反相器，為整體電路又節(jié)省了器件數(shù)，而且還消除了差分信號(hào)因反相器產(chǎn)生的時(shí)延。4.4.2差分級(jí)聯(lián)電壓開(kāi)關(guān)邏輯（DCVSL）

(1)結(jié)構(gòu)及特點(diǎn)2023/2/6

韓良119VDDNMOSPDN1In1InNVSSFInNIn1NMOSPDN2VDDFVSSPMOS1PMOS2⑧DCVSL電路既具備偽NMOS電路的優(yōu)點(diǎn)，又具備標(biāo)準(zhǔn)CMOS電路的優(yōu)點(diǎn)。⑨輸出狀態(tài)由“1”到“0”轉(zhuǎn)換時(shí)仍然有負(fù)載管尺寸與下拉網(wǎng)絡(luò)等效尺寸比的要求，所以它并不算是無(wú)比電路。4.4.2差分級(jí)聯(lián)電壓開(kāi)關(guān)邏輯（DCVSL）

(1)結(jié)構(gòu)及特點(diǎn)2023/2/6

韓良120a)與/與非門(mén)b)與或門(mén)/與或非門(mén)

4.4.2差分級(jí)聯(lián)電壓開(kāi)關(guān)邏輯（DCVSL）

(1)單元電路示例2023/2/6

韓良121作業(yè)根據(jù)所給版圖提取電路并說(shuō)明該電路實(shí)現(xiàn)的功能。2023/2/6

韓良122§4-5傳輸門(mén)邏輯

2023/2/6

韓良1234.5.1常規(guī)傳輸門(mén)邏輯多個(gè)傳輸門(mén)串聯(lián)在一起，由多個(gè)控制信號(hào)統(tǒng)一控制一個(gè)輸入信號(hào)的傳輸，相當(dāng)于完成“與”的功能。多個(gè)傳輸門(mén)的輸出又可以并接在一起，實(shí)現(xiàn)對(duì)總線分時(shí)控制，相當(dāng)于完成“或”的功能。傳輸門(mén)典型應(yīng)用是多路選擇器，2023/2/6

韓良124(1)

NMOS多路選擇器F=P1·A·B+P2·A·B+P3·A·B+P4·A·BEVCCP4P3P2P1AABBF元器件少，但是輸出高電平低，速度慢?？梢酝ㄟ^(guò)增加上拉和驅(qū)動(dòng)電路來(lái)提高速度(四選一)4.5.1常規(guī)傳輸門(mén)邏輯2023/2/6

韓良125(2)

CMOS多路選擇器P4P3P2P1ABFAAAABBBBEF=P1·A·B+P2·A·B+P3·A·B+P4·A·B可以用反相器加強(qiáng)驅(qū)動(dòng)。兩種MOS器件布局困難。(四選一)4.5.1常規(guī)傳輸門(mén)邏輯2023/2/6

韓良126(3)

復(fù)合式CMOS多路選擇器P4P3P2P1AABBF便于布局布線F=P1·A·B+P2·A·B+P3·A·B+P4·A·BE可以用反相器加強(qiáng)驅(qū)動(dòng)。(四選一)4.5.1常規(guī)傳輸門(mén)邏輯2023/2/6

韓良127(4)

異或/異或非門(mén)(二選一)F=AB+A·BF=AB+A·B4.5.1常規(guī)傳輸門(mén)邏輯2023/2/6

韓良128(5)

特點(diǎn)容易地實(shí)現(xiàn)多種邏輯功能，而且用的器件數(shù)少，有利于減少電路級(jí)數(shù)，提高電路速度。

不宜串聯(lián)級(jí)數(shù)過(guò)多，而且一般都用反相器作為傳輸門(mén)組合最后的輸出驅(qū)動(dòng)。4.5.1常規(guī)傳輸門(mén)邏輯2023/2/6

韓良1294.5.2差動(dòng)傳輸管邏輯（DPL）

(1)

原理采用兩個(gè)完全相同的NMOS傳輸網(wǎng)絡(luò)（包括控制信號(hào)及其控制方式）分別傳送差分信號(hào)，由此又得到差分輸出信號(hào)。2023/2/6

韓良130(2)

單元電路示例14.5.2差動(dòng)傳輸管邏輯（DPL）ABABBBF=A+BF=A+Bb)OR/NOR

ABABBBF=ABF=ABa)AND/NAND

(2)

單元電路示例14.5.2差動(dòng)傳輸管邏輯（DPL）AABBF=A⊕BF=A⊕Bc)

XOR/NXOR

AA(2)

單元電路示例14.5.2差動(dòng)傳輸管邏輯（DPL）2023/2/6

韓良133(3)

單元電路示例24.5.2差動(dòng)傳輸管邏輯（DPL）四選一電路AABBD1D1D2D2D3D3D4D4FF2023/2/6

韓良134(4)DPL的電平恢復(fù)緩沖器（Buffer）

4.5.2差動(dòng)傳輸管邏輯（DPL）DPL由于是采用NMOS傳輸門(mén)網(wǎng)絡(luò)，因此輸出“1”的一端上升速度慢而且有閾值電壓損失，但是與其互補(bǔ)的輸出端一定是可靠的“0”。為此，通常輸出采用差分電平恢復(fù)電路作為輸出緩沖器。F'F'FFVDD2023/2/6

韓良135(5)特點(diǎn)4.5.2差動(dòng)傳輸管邏輯（DPL）

①傳輸管網(wǎng)絡(luò)全是NMOS管，器件尺寸小，速度快，連線簡(jiǎn)潔，面積小，寄生效應(yīng)小，不需要N阱。

②完成較復(fù)雜邏輯時(shí)本身用的元件少，而且同時(shí)得到的是差分信號(hào)，構(gòu)成其它邏輯電路時(shí)非常便捷。

③在產(chǎn)生輸入差分信號(hào)時(shí)可能要求額外的反相器。

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韓良136136§4-6CMOS動(dòng)態(tài)邏輯

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韓良1374.6.1動(dòng)態(tài)MOS電路基本原理

MOS管的柵極存在寄生電容，而且漏電小。因此，具有一定時(shí)間的信號(hào)存儲(chǔ)功能。為了信號(hào)不被丟失，有最低工作頻率限制。VoViVDDMPMNViVoVDDMLMI2023/2/6

韓良1384.6.2動(dòng)態(tài)NMOS電路

1.基本單元結(jié)構(gòu)—有比電路ViVoVDDDViDVo2023/2/6

韓良1394.6.2動(dòng)態(tài)NMOS電路

2.改進(jìn)的單元結(jié)構(gòu)—無(wú)比電路VoViVoVDD2D1Vi21D2023/2/6

韓良1404.6.2動(dòng)態(tài)NMOS電路

3.改進(jìn)的單元結(jié)構(gòu)—低功耗無(wú)比電路ViVo21ViVo2D11D2023/2/6

韓良1414.6.2動(dòng)態(tài)NMOS門(mén)電路示例

4.門(mén)電路示例AVoVDDDBBVoVDD2D1AAVo2D11DC2023/2/6

韓良1424.6.2動(dòng)態(tài)NMOS門(mén)電路示例

5.移位寄存器示例ViVo2D111F22E2023/2/6

韓良143Vi2D111F22EM3M2M4M6M5C2C3C4C5Vi=1(Vi=0)，1=1,2=0時(shí)，D=1(D=1)，1變?yōu)?時(shí)，D=0(D=1)，1=0,2=1時(shí)，E=0(E=1)，F(xiàn)=1(F=1)，2變?yōu)?時(shí)，F(xiàn)=1(F=0)，1=1,2=0時(shí)，Vo=F=ViVo4.6.2動(dòng)態(tài)NMOS門(mén)電路示例

5.移位寄存器示例2023/2/6

韓良1444.6.3CMOS動(dòng)態(tài)邏輯基本單元結(jié)構(gòu)反相器與非門(mén)或非門(mén)在標(biāo)準(zhǔn)CMOS基本單元基礎(chǔ)上增加傳輸門(mén)控制。（1）結(jié)構(gòu)1結(jié)構(gòu)圖VDDNMOSPDNIn1InNPMOSPUNIn1InNVSSCLKCLKFCL2023/2/6