Verilog HDL硬件描述語言課程教學(xué)大綱

《VerilogHDL硬件描述語言》課程教學(xué)大綱課程名稱：《VerilogHDL硬件描述語言》課程代碼：ELST3001英文名稱：VerilogHDL課程性質(zhì)：專業(yè)學(xué)分/學(xué)時(shí)：3.5/72開課學(xué)期：4適用專業(yè)：微電子、電子科學(xué)與技術(shù)先修課程：數(shù)字系統(tǒng)與邏輯設(shè)計(jì)、C語言后續(xù)課程：FPGA數(shù)字系統(tǒng)設(shè)計(jì)開課單位：電子信息學(xué)院課程負(fù)責(zé)人：黃秋萍大綱執(zhí)筆人：黃秋萍大綱審核人：X一、課程性質(zhì)和教學(xué)目標(biāo)課程性質(zhì)：《VerilogHDL硬件描述語言》課程是微電子、電子科學(xué)與技術(shù)等專業(yè)的一門專業(yè)基礎(chǔ)課，是上述專業(yè)的必修課程，是FPGA數(shù)字系統(tǒng)設(shè)計(jì)等課程的前導(dǎo)課程。教學(xué)目標(biāo)：教學(xué)目的：通過本課程的學(xué)習(xí)，使學(xué)生對VerilogHDL硬件描述語言有初步系統(tǒng)了解，重點(diǎn)掌握三種建模方式和測試代碼的編寫，Verilog硬件描述語言已經(jīng)成為硬件設(shè)計(jì)者的一種國際化的標(biāo)準(zhǔn)語言，它能夠從多個(gè)層次對數(shù)字系統(tǒng)進(jìn)行建模和模擬，使得硬件設(shè)計(jì)不再是一件十分艱難的工作。Verilog硬件描述語言及其環(huán)境工具在計(jì)算機(jī)、電子、電氣和控制等應(yīng)用領(lǐng)域的相關(guān)集成電路設(shè)計(jì)中得到了越來越多的應(yīng)用，學(xué)生通過本課程的學(xué)習(xí)和相關(guān)實(shí)驗(yàn)的實(shí)踐，能利用Verilog硬件描述語言設(shè)計(jì)中等規(guī)模的數(shù)字電路。能利用專業(yè)知識，根據(jù)給定的設(shè)計(jì)指標(biāo)，設(shè)計(jì)開發(fā)滿足特定需求的集成電路并體現(xiàn)創(chuàng)新意識。【3.1】能基于專業(yè)理論，針對集成電路領(lǐng)域的工程問題，開展實(shí)驗(yàn)并對實(shí)驗(yàn)結(jié)果進(jìn)行分析和解釋，并通過信息綜合得到合理有效的結(jié)論?！?.2】能針對復(fù)雜工程問題，選擇并合理使用軟件工具與仿真平臺，并理解其局限性。【5.1】二、課程目標(biāo)與畢業(yè)要求的對應(yīng)關(guān)系畢業(yè)要求指標(biāo)點(diǎn)課程目標(biāo)3.設(shè)計(jì)/開發(fā)解決方案3.2能利用專業(yè)知識，根據(jù)給定的設(shè)計(jì)指標(biāo)，設(shè)計(jì)開發(fā)滿足特定需求的集成電路并體現(xiàn)創(chuàng)新意識。教學(xué)目標(biāo)14、研究4-2能基于專業(yè)理論，針對集成電路領(lǐng)域的工程問題，開展實(shí)驗(yàn)并對實(shí)驗(yàn)結(jié)果進(jìn)行分析和解釋，并通過信息綜合得到合理有效的結(jié)論。教學(xué)目標(biāo)25、使用現(xiàn)代工具5-1能針對復(fù)雜工程問題，選擇并合理使用軟件工具與仿真平臺，并理解其局限性。教學(xué)目標(biāo)3三、課程教學(xué)內(nèi)容及學(xué)時(shí)分配（重點(diǎn)內(nèi)容：；難點(diǎn)內(nèi)容：）VerilogHDL入門簡介(4學(xué)時(shí))(支撐課程目標(biāo)1、2)從數(shù)字電路講開來設(shè)計(jì)一個(gè)一位加法器VerilogHDL建模集成電路設(shè)計(jì)流程簡介編寫測試代碼并仿真兩種硬件描述語言目標(biāo)及要求：通過本章的介紹，使得學(xué)生了解課程的學(xué)習(xí)要求，課程的性質(zhì)和主要內(nèi)容。了解VerilogHDL建模集成電路設(shè)計(jì)流程。作業(yè)內(nèi)容：用三種建模方式設(shè)計(jì)2-4譯碼器。為此譯碼器編寫測試。討論內(nèi)容：兩種硬件描述語言各自能力與局限?在設(shè)計(jì)中如何使用工具?自學(xué)拓展：目前業(yè)界普遍采樣的仿真工具?市場可編程器件種類?VerilogHDL結(jié)構(gòu)建模(8學(xué)時(shí))(支撐課程目標(biāo)2)門級建模范例門級建?；菊Z法模塊定義端口聲明門級調(diào)用模塊實(shí)例化內(nèi)部連線聲明MOS開關(guān)用戶自定義原語UDPUDP基本規(guī)則組合電路UDP時(shí)序電路UDP層次化設(shè)計(jì)目標(biāo)及要求：通過本章的介紹，使得學(xué)生了解何為門級建模掌握門級建模。作業(yè)內(nèi)容：用門級、開關(guān)級，UDP為二選一電路建模。用此二選一設(shè)計(jì)一個(gè)四選一。為此二選一四選一編寫測試。討論內(nèi)容：各種建模方式的使用場合?延遲在建模中的使用?自學(xué)拓展：開關(guān)建模在工程中的應(yīng)用?UDP建模在工程中的應(yīng)用?VerilogHDL數(shù)據(jù)流建模(４學(xué)時(shí))(支撐課程目標(biāo)2)數(shù)據(jù)流建模范例數(shù)據(jù)流建?；菊Z法操作數(shù)數(shù)字參數(shù)線網(wǎng)寄存器時(shí)間操作符算術(shù)操作符按位操作符邏輯操作符關(guān)系操作符等式操作符移位操作符拼接操作符縮減操作符條件操作符操作符優(yōu)先級目標(biāo)及要求：掌握數(shù)據(jù)流建模。合理使用各種操作符。作業(yè)內(nèi)容：用兩種不同的操作符實(shí)現(xiàn)四位全減器。為此全減器編寫測試。討論內(nèi)容：數(shù)據(jù)流建模的局限?自學(xué)拓展：數(shù)據(jù)流建模在工程中的應(yīng)用?VerilogHDL行為級建模(4學(xué)時(shí))(支撐課程目1、2)行為級建模范例initial語句和always語句 initial結(jié)構(gòu)always結(jié)構(gòu)順序塊和并行塊順序塊并行塊塊的嵌套塊的命名和禁用if語句case語句循環(huán)語句while循環(huán)for循環(huán)repeat循環(huán)forever循環(huán)過程性賦值語句阻塞性賦值語句非阻塞性賦值語句目標(biāo)及要求：通過本章的介紹，使得學(xué)生了解行為級建模掌握行為級建模。作業(yè)內(nèi)容：十進(jìn)制加減計(jì)數(shù)器的設(shè)計(jì)。為此十進(jìn)制加減計(jì)數(shù)器編寫測試。討論內(nèi)容：阻塞和非阻塞的工程應(yīng)用?組合邏輯和時(shí)序邏輯在用行為級建模時(shí)的不同點(diǎn)?自學(xué)拓展：時(shí)鐘邊沿的應(yīng)用?任務(wù)、函數(shù)與編譯指令(4學(xué)時(shí))(支撐課程目標(biāo)3)任務(wù)任務(wù)的聲明和調(diào)用自動任務(wù)函數(shù)函數(shù)的聲明和調(diào)用自動函數(shù)常量函數(shù)任務(wù)與函數(shù)的比較統(tǒng)任務(wù)和系統(tǒng)函數(shù)顯示任務(wù)文件輸入/輸出任務(wù)仿真控制任務(wù)隨機(jī)函數(shù)編譯指令目標(biāo)及要求：掌握任務(wù)、函數(shù)的聲明和調(diào)用。掌握系統(tǒng)任務(wù)和函數(shù)。作業(yè)內(nèi)容：分別用任務(wù)和函數(shù)編寫階乘的設(shè)計(jì)。用隨機(jī)函數(shù)產(chǎn)生的數(shù)對該階乘進(jìn)行測試。討論內(nèi)容：任務(wù)函數(shù)的本質(zhì)區(qū)別?各種顯示任務(wù)的區(qū)別?自學(xué)拓展：如何把測試結(jié)果寫入文件?如何從測試文件中讀取測試向量?VerilogHDL測試模塊(4學(xué)時(shí))(支撐課程目標(biāo)3)測試模塊范例時(shí)鐘信號復(fù)位信號測試向量響應(yīng)監(jiān)控仿真中對信號的監(jiān)考代碼覆蓋目標(biāo)及要求：掌握測試模塊的編寫作業(yè)內(nèi)容：ALU設(shè)計(jì)與測試。討論內(nèi)容：如何加載復(fù)位信號比較合理？時(shí)鐘信號的周期多少比較合理?自學(xué)拓展：如何使用自檢功能?可綜合模型設(shè)計(jì)(4學(xué)時(shí))(支撐課程目標(biāo)3)邏輯綜合過程延遲再談阻塞賦值和非阻塞賦值可綜合語法代碼風(fēng)格多重驅(qū)動問題敏感列表不完整if與else不成對出現(xiàn)case語句缺少default組合和時(shí)序混合設(shè)計(jì)邏輯簡化流水線思想目標(biāo)及要求：掌握可綜合模型的設(shè)計(jì)方法。了解流水線思想。作業(yè)內(nèi)容：彩燈控制器的可綜合設(shè)計(jì)。為此彩燈控制器編寫測試。討論內(nèi)容：哪些語法可綜合哪些不可綜合?為啥VerilogHDL會有此問題?自學(xué)拓展：VHDL是否有可綜合問題?有限狀態(tài)機(jī)設(shè)計(jì)(4學(xué)時(shí))(支撐課程目標(biāo)3)有限狀態(tài)機(jī)簡介深入理解狀態(tài)機(jī)一段式狀態(tài)機(jī)兩段式狀態(tài)機(jī)三段式狀態(tài)機(jī)狀態(tài)編碼的選擇目標(biāo)及要求：掌握有限狀態(tài)機(jī)的設(shè)計(jì)方法。理解一段、兩段、三段綜合結(jié)果的差別。作業(yè)內(nèi)容：用狀態(tài)機(jī)設(shè)計(jì)交通燈控制器。為此交通燈控制器編寫測試。討論內(nèi)容：一段、兩段、三段狀態(tài)機(jī)各有何優(yōu)缺點(diǎn)?自學(xué)拓展：業(yè)界普遍采用幾段式?四、教學(xué)方法在課堂教學(xué)中，闡述VerilogHDL基本原理和設(shè)計(jì)方法，理論聯(lián)系實(shí)際，培養(yǎng)學(xué)生的理解能力、和創(chuàng)新能力；采用傳統(tǒng)教學(xué)方式與多媒體課件相結(jié)合進(jìn)行教學(xué)；充分利用學(xué)校的課程錄播視頻和課程中心網(wǎng)站資源輔助教學(xué)。由于課堂教學(xué)和實(shí)驗(yàn)教學(xué)是對半開，每次上完課學(xué)生都會做準(zhǔn)對所學(xué)課程的實(shí)驗(yàn)，通過實(shí)驗(yàn)由淺入深，結(jié)合課程中的相應(yīng)知識點(diǎn)進(jìn)行分析，培養(yǎng)學(xué)生對復(fù)雜工程問題的應(yīng)用能力。案例一：先設(shè)計(jì)一個(gè)簡單的交通燈控制器，然后增加倒計(jì)時(shí)功能，在此基礎(chǔ)上再增加下載到FPGA要求，在EDA實(shí)驗(yàn)箱上觀看設(shè)計(jì)的交通燈的效果。五、考核及成績評定方式考核方式：閉卷考試，平時(shí)作業(yè)。成績評定方式：平時(shí)10%；期中20%：實(shí)驗(yàn)30%：期末4０%。教材及參考書目教材：《VerilogHDL數(shù)字系統(tǒng)設(shè)計(jì)與仿真》，于斌編著，電子工業(yè)出版社，2014年3月第1版。參考書：1.《VerilogHDL數(shù)字系統(tǒng)設(shè)計(jì)教程》夏宇聞編著北京航空航天大學(xué)出版社2.《VerilogHDL綜合實(shí)用教程》J.Bhasker著孫海平譯清華大學(xué)出版社3.《IC設(shè)計(jì)基礎(chǔ)》任艷穎編著西安電子科技大學(xué)出版社4.《基于IP復(fù)用的數(shù)字IC設(shè)計(jì)技術(shù)》牛風(fēng)舉編著電子工業(yè)出版社5.《VerilogHDL實(shí)用教程》張明編著孫海平譯電子科技大學(xué)出版社6.《VerilogHDL數(shù)字系統(tǒng)設(shè)計(jì)及其應(yīng)用》袁俊泉等編著西安電子科技大學(xué)出版社7.《VerilogHDL硬件描述語言》杜建國編著國防工業(yè)出版社8.《VerilogHDL程序設(shè)計(jì)教程》王金明編著人民郵電出版社9.《AdvancedDigitalDesignWiththeVeri