基于FPGA的DDS信號發(fā)生器設(shè)計說明書

可編輯版/《FPGA高級應(yīng)用》期末考試題目基于FPGA的DDS信號發(fā)生器設(shè)計學(xué)名熊金齊專業(yè)班級電信工程13-01學(xué)號541301031041院〔系電子信息工程學(xué)院目錄TOC\o"1-3"\h\u3671.方案選擇與方案論證 1257362.系統(tǒng)功能與原理3150742.1DDS的基本原理3213352.2參數(shù)確定4102663.硬件電路設(shè)計53.1分頻器5157063.2總體原理圖5146443.3DDS的FPGA實現(xiàn)6287473.4D/A轉(zhuǎn)換電路6293784.軟件設(shè)計6156374.1Verilog程序設(shè)計6200074.2總程序流程設(shè)計圖7233644.3子程序流程圖74175.結(jié)果分析7146855.1波形仿真755995.2.輸出波形8104066.設(shè)計小結(jié)97450附錄10摘要波形發(fā)生器己成為現(xiàn)代測試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一,代表了波形發(fā)生器的發(fā)展方向。隨著科技的發(fā)展,對波形發(fā)生器各方面的要求越來越高。近年來,直接數(shù)字頻率合成器〔DDS由于其具有頻率分辨率高、頻率變換速度快、相位可連續(xù)變化等特點,在數(shù)字通信系統(tǒng)中已被廣泛采用而成為現(xiàn)代頻率合成技術(shù)中的佼佼者。本次設(shè)計的是多功能信號發(fā)生器,它能夠產(chǎn)生方波,三角波,鋸齒波和正弦波四種基本波形。結(jié)合DDS技術(shù),通過對FPGA的編程實現(xiàn)產(chǎn)生多種波,本電路是通過鍵盤掃描判斷,進入相應(yīng)的功能程序,然后實現(xiàn)頻率調(diào)節(jié),波形轉(zhuǎn)換,幅度控制的。本次設(shè)計中我負(fù)責(zé)的是波形輸出模塊,通過調(diào)節(jié)要輸出方波,三角波,鋸齒波和正弦波四種基本波形。關(guān)鍵字：波形發(fā)生器,直接數(shù)字頻率合成器,現(xiàn)場可編程門陣列1.方案選擇與方案論證數(shù)據(jù)輸入：方案一：4x4矩陣鍵盤優(yōu)點：由8個I\O口檢測16個按鍵,可以大大節(jié)省I\O口資源。缺點：控制時序較復(fù)雜,增加編程和調(diào)試的難度。方案二：獨立按鍵優(yōu)點：控制時序較簡單,較易于編程與調(diào)試。缺點：比較浪費I\O口資源。方案三：撥碼開關(guān)優(yōu)點：控制時序簡單,易于編程和調(diào)試。缺點：比較浪費I\O口資源。通過比較各種因素,我選擇方案一,波形輸出：方案一：存儲波形數(shù)據(jù)的ROM/RAM+DAC0832優(yōu)點：可以顯示復(fù)雜波形可以有效控制輸出波形的頻率,幅度及相位節(jié)省FPGA內(nèi)部的邏輯資源可以簡單的切換波形使波形輸出方式單一化,降低了編程難度缺點：要消耗一定的ROM/RAM資源方案二：存儲波形數(shù)據(jù)的ROM/RAM+分頻器輸出矩形波+DAC0832優(yōu)點：1.可以顯示復(fù)雜波形2.可以有效控制輸出波形的頻率,幅度及相位3.節(jié)省FPGA內(nèi)部的邏輯資源4.可以較簡單的切換波形缺點：矩形波的頻率,幅度和相位的調(diào)節(jié)需要另設(shè)相位累加電路,消耗一定的邏輯資源方案三：case語句+分頻器輸出矩形波+DAC0832優(yōu)點：在數(shù)據(jù)傳輸?shù)姆磻?yīng)速度上,在所需速度很快時占優(yōu)勢缺點：1.大量浪費FPGA內(nèi)部的邏輯資源2.波形數(shù)據(jù)較大時,會給代碼的調(diào)試和維護帶來不便。方案四：存儲波形數(shù)據(jù)的ROM/RAM+分頻器輸出矩形波+計數(shù)器輸出鋸齒波和三角波+DAC0832優(yōu)點：1.可以顯示復(fù)雜波形2.可以有效控制輸出波形的頻率,幅度及相位缺點：每種波形都需要另設(shè)相位累加電路來控制其頻率,相位和幅度,消耗較多的邏輯資源方案五：case語句+分頻器輸出矩形波+計數(shù)器輸出鋸齒波和三角波+DAC0832。優(yōu)點：在數(shù)據(jù)傳輸?shù)姆磻?yīng)速度上,在所需速度很快時占優(yōu)勢。缺點：1.大量浪費FPGA內(nèi)部的邏輯資源。2.波形數(shù)據(jù)較大時,會給代碼的調(diào)試和維護帶來不便。為了減小設(shè)計周期,減小編程難度,便于后期的調(diào)試工作,而且能方便的對幅度和頻率進行調(diào)節(jié),我選擇方案一。綜上幾種方案,我們組采用了數(shù)據(jù)輸入的方案一,4x4矩陣鍵盤,由8個I\O口檢測16個按鍵,可以大大節(jié)省I\O口資源。波形輸出的方案二,存儲波形數(shù)據(jù)的ROM/RAM+分頻器輸出矩形波+DAC0832可以顯示復(fù)雜波形,有效控制輸出波形的頻率,幅度及相位,容易達到我們需要的效果,可以較簡單的切換波形,而且節(jié)省了FPGA內(nèi)部的邏輯資源。2.系統(tǒng)功能與原理2.1DDS的基本原理DDS技術(shù)是一種把一系列數(shù)字量形式的信號通過DAC轉(zhuǎn)換成模擬量形式的信號的合成技術(shù),它是將輸出波形的一個完整的周期、幅度值都順序地存放在波形存儲器中,通過控制相位增量產(chǎn)生頻率、相位可控制的波形。DDS電路一般包括基準(zhǔn)時鐘、相位增量寄存器、相位累加器、波形存儲器、D/A轉(zhuǎn)換器和低通濾波器〔LPF等模塊,如圖1.1所示。 相位增量寄存器寄存頻率控制數(shù)據(jù),相位累加器完成相位累加的功能,波形存儲器存儲波形數(shù)據(jù)的單周期幅值數(shù)據(jù),D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值數(shù)據(jù)轉(zhuǎn)化為所要求合成頻率的模擬量形式信號,低通濾波器濾除諧波分量。整個系統(tǒng)在統(tǒng)一的時鐘下工作,從而保證所合成信號的精確。每來一個時鐘脈沖,相位增量寄存器頻率控制數(shù)據(jù)與累加寄存器的累加相位數(shù)據(jù)相加,把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸出端。這樣,相位累加器在參考時鐘的作用下,進行線性相位累加,當(dāng)相位累加器累加滿量時就會產(chǎn)生一次溢出,完成一個周期性的動作,這個周期就是DDS合成信號的一個頻率周期,累加器的溢出頻率就是DDS輸出的信號頻率。相位累加器輸出的數(shù)據(jù)的高位地址作為波形存儲器的地址,從而進行相位到幅值的轉(zhuǎn)換,即可在給定的時間上確定輸出的波形幅值。圖SEQ圖表\*ARABIC1DDS原理圖波形存儲器產(chǎn)生的所需波形的幅值的數(shù)字?jǐn)?shù)據(jù)通過D/A轉(zhuǎn)換器轉(zhuǎn)換成模擬信號,經(jīng)過低通濾波器濾除不需要的分量以便輸出頻譜純凈的所需信號。信號發(fā)生器的輸出頻率fo可表示為：<1.1>式中為系統(tǒng)時鐘,為系統(tǒng)分辨率,N為相位累加器位數(shù),M為相位累加器的增量。2.2參數(shù)確定首先確定系統(tǒng)的分辨率,最高頻率,及最高頻率下的最少采樣點數(shù) 根據(jù)需要產(chǎn)生的最高頻率以及該頻率下的最少采樣點數(shù),由公式<1.2>確定系統(tǒng)時鐘的下限值。同時又要滿足分辨率計算公式<1.3>綜合考慮決定的值。選定了的值后,則由公式<1.3>可 得＝,據(jù)此可確定相位累加器位數(shù)N。然后由最高輸出頻率<1.4>推出M＝,得出相位增量寄存器為S位。確定波形存儲器的地址位數(shù)W,本系統(tǒng)中決定寄存?zhèn)€數(shù)據(jù)值,因此RAM地址為Z位。一般選用FPGA/CPLD器件作為DDS的實現(xiàn)器件,對于D/A轉(zhuǎn)換器的選擇,首先要考慮到D/A轉(zhuǎn)換器的轉(zhuǎn)換速率。要實現(xiàn)所需的頻率,D/A的轉(zhuǎn)換速度要大于,然后根據(jù)D/A轉(zhuǎn)換器字長所帶來的誤差,決定D/A的位數(shù)。由此選擇D/A轉(zhuǎn)換器的型號。3.硬件電路設(shè)計

3.1分頻器信號發(fā)生器產(chǎn)生、控制和顯示的總體結(jié)構(gòu)圖如圖所示頻率控制單元時鐘頻率示波器D/A四種波形頻率控制單元時鐘頻率示波器D/A四種波形選擇單元選擇單元圖2總體結(jié)構(gòu)圖外部輸入一個50MHZ的時鐘頻率,經(jīng)過頻率控制單元控制其頻率在要求的范圍內(nèi),由4選1數(shù)據(jù)選擇器實現(xiàn)對輸出波形的選擇,再通過D/A轉(zhuǎn)換模塊,將數(shù)字信號轉(zhuǎn)換成模擬信號在示波器上顯示出來。3.2總體原理圖基于VHDL語言設(shè)計一個簡易多功能信號發(fā)生器,通過選入輸入信號,可以輸出正弦波、三角波、方波和鋸齒波四種波形信號。信號發(fā)生器的控制模塊可以用數(shù)據(jù)選擇器實現(xiàn),四種信號的信號選擇可以用4選1數(shù)據(jù)選擇器實現(xiàn)。同時本設(shè)計使用原理圖的方法,對正弦波、三角波、方波和鋸齒波和4選1數(shù)據(jù)選擇器元件進行調(diào)用。簡易多功能信號發(fā)生器的原理圖如下：圖3總體原理圖3.3DDS的FPGA實現(xiàn)相位累加器與相位寄存器的設(shè)計相位累加器與相位寄存器主要完成累加,實現(xiàn)輸出波形頻率可調(diào)功能。利用QuartusII可編程邏輯器件系統(tǒng)開發(fā)工具進行設(shè)計。首先,打開QuartusII軟件,新建一個工程管理文件,然后在此工程管理文件中新建一個VerilogHDL源程序文件,并用硬件描述語言VerilogHDL編寫程序?qū)崿F(xiàn)其功能。在設(shè)計過程中,可在一個模塊中描述。3.4D/A轉(zhuǎn)換電路圖4D/A轉(zhuǎn)換電路數(shù)據(jù)轉(zhuǎn)換器輸出的數(shù)據(jù)是數(shù)字形式的電壓值,為實現(xiàn)數(shù)字電壓值與模擬電壓值之間的轉(zhuǎn)換,系統(tǒng)還專門設(shè)計D/A轉(zhuǎn)換電路,其D/A轉(zhuǎn)換電路原理圖如圖3所示。4.軟件設(shè)計4.1Verilog程序設(shè)計系統(tǒng)軟件的主要任務(wù)是：將送入的頻率,相位差控制字,控制輸出波形種類進處理得到三種不同的波形,頻率和相位差。首先是對DDS子程序進行設(shè)計,利用類屬語句對輸入頻率字,相位字,累加器,正弦ROM表的地址位寬和數(shù)據(jù)進行說明,軟件的主要任務(wù)是在累加器中按輸入的頻率字進行循環(huán)累加,將截斷的數(shù)據(jù)與輸入的相位字進行累加。4.2總程序流程設(shè)計圖圖5總程序流程圖4.3子程序流程圖圖6子程序流程圖5.結(jié)果分析：5.1波形仿真圖7正弦波仿真圖圖8方波仿真圖圖9三角波仿真圖5.2.輸出波形：正弦波三角波矩形波6.設(shè)計小結(jié)：本次設(shè)計以直接數(shù)字頻率合成技術(shù)<DDS>為基礎(chǔ)的波形信號發(fā)生器工作原理和設(shè)計過程,并在FPGA實驗平臺上設(shè)計實現(xiàn)了滿足各功能指標(biāo)的信號發(fā)生器。系統(tǒng)硬件除需外加濾波整形電路外,其余部分均可在FPGA開發(fā)實驗系統(tǒng)KH－310上集成開發(fā),系統(tǒng)軟件可在Quartus下編寫代碼,實現(xiàn)數(shù)據(jù)信息處理和控制操作等功能。整體開發(fā)環(huán)境成熟,應(yīng)用工具齊全,隨著FPGA性價比的不斷提高,基于FPGA平臺開發(fā)信號發(fā)生器將逐步走向標(biāo)準(zhǔn)化、規(guī)?；彤a(chǎn)品化。在這次課程設(shè)計中,我的工作主要是相位累加器的底層模塊的代碼編寫和調(diào)試和ROM定制,負(fù)責(zé)波形輸出模塊,能夠完成順利的完成對波形類型的輸出,如：三角波、方波、正弦波。雖然在設(shè)計過程中遇到很多困難,不過在老師和同學(xué)的幫助得到了解決,通過這次設(shè)計也使我的動手能力得到加強,學(xué)會發(fā)現(xiàn)問題并通過查閱資料,與同學(xué)討論請教老師,來解決問題?？傊?我在這次設(shè)計實踐中受益匪淺,積累了經(jīng)驗。附錄波形輸出moduleROM_READ<CLK50M,F,MOD,V,ROM_DATA>;inputCLK50M;//clocksource50Mhz--20nsinput[15:0]F;//1~1,000,000Hzinput[1:0]MOD;//tri,sin,01input[7:0]V;//voltage0~50outputreg[7:0]ROM_DATA;wireDIV_CLK;wire[15:0]DIVP;wire[0:7]tri_data;wire[0:7]sin_data;wire[0:7]toc_data;wire[0:7]mtx_data;reg[6:0]address;assignDIVP=50000000/<256*F>;DivClkrom_clk<CLK50M,DIVP,DIV_CLK>;TAGtri_rom<address,CLK50M,tri_data>;SINsin_rom<address,CLK50M,sin_data>;TOCtoc_rom<address,CLK50M,toc_data>;MTXmtx_rom<address,CLK50M,mtx_data>;always@<posedgeDIV_CLK>beginif<address<=7'b1111110>address<=address+1;elseaddress<=7'h