畢業(yè)設(shè)計(jì)基于EDA的數(shù)字頻率計(jì)的設(shè)計(jì)

XX院學(xué)生畢業(yè)設(shè)計(jì)（論文）報(bào)告系專

別：業(yè)：

電子與電氣學(xué)院電子技術(shù)班

號(hào)：xx學(xué)生姓名：XX學(xué)生學(xué)號(hào)：XXXXXXX的字頻率計(jì)的設(shè)計(jì)指導(dǎo)教師：xx設(shè)計(jì)地點(diǎn)：XXXXXXXXXXX起迄日期：xxxx

畢業(yè)（論文）任務(wù)書(shū)專XX

班xx

姓一、課落款稱：

基于EDA的頻率計(jì)的設(shè)計(jì)二、主要技術(shù)指標(biāo)：1夠測(cè)量正弦波、三角波、鋸波、矩形波等周期性信號(hào)的頻率；2直接用進(jìn)制數(shù)字顯示測(cè)得的頻率；3測(cè)量范圍1HZ~10KHZ切量程能自動(dòng)切換；輸入信號(hào)幅度范圍，求一路自動(dòng)適應(yīng)；5量時(shí)刻；6用編程邏輯器件實(shí)現(xiàn)三、工作內(nèi)容和要求：

數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)型應(yīng)!實(shí)的硬件設(shè)用到的器件較連較復(fù)雜而且會(huì)產(chǎn)生較大的成測(cè)量誤差靠得住性.隨著可程邏輯器件CPLD）普遍應(yīng)用!DA為開(kāi)發(fā)平!利用硬描述語(yǔ)!采頂向下和基于庫(kù)的設(shè)!計(jì)者不但能夠沒(méi)必要了解硬件構(gòu)設(shè)!且將使系統(tǒng)大大簡(jiǎn)!提高整體的性能和靠得住#本文用HDL在器實(shí)現(xiàn)一種數(shù)字頻率計(jì)測(cè)頻系!能夠用十進(jìn)制數(shù)碼管顯示被測(cè)信的頻它能測(cè)量!能夠測(cè)量其他多種物理!具有體積&住性功耗低的特點(diǎn)四、主要參考文獻(xiàn)］潘

VHDL實(shí)用教程成都電子科技大學(xué)出社，2000［2］

盧毅，賴杰

VHDL與電計(jì)京科出2001［3］徐志軍［］趙

大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用成都子科大出版可編程邏輯器件原理、開(kāi)發(fā)與應(yīng)用西安電子科技大學(xué)出版社，武華、陳宏

基于EDA技數(shù)字頻率計(jì)芯片化實(shí)現(xiàn)電子科技大學(xué)出版社熊娥英育技術(shù)中,

基于VHDL數(shù)字頻率計(jì)設(shè)計(jì)南大現(xiàn)教

學(xué)

生（簽名）2009年6月26日指導(dǎo)教（簽名）教研室主任（簽名）系主任簽名）畢設(shè)（文開(kāi)報(bào)

年月26日年月27日年月28日設(shè)（文題一、選題的背景和意義：

基于EDA的數(shù)字頻率計(jì)的設(shè)計(jì)頻率計(jì)是電子技術(shù)中常用到的一種電子測(cè)量?jī)x器們往用的頻率計(jì)大都是采用單元電路或單片機(jī)技術(shù)設(shè)計(jì)的，采用傳統(tǒng)的手工設(shè)計(jì)發(fā)展而來(lái)的自底向上的設(shè)計(jì)方法。本設(shè)計(jì)采用自頂下的設(shè)計(jì)方.整個(gè)設(shè)計(jì)是從系統(tǒng)頂層開(kāi)始的，結(jié)合模擬手段，可以從一’開(kāi)始就掌握所實(shí)現(xiàn)系統(tǒng)的性能狀況，結(jié)合應(yīng)用領(lǐng)域的具體要求，在此時(shí)就調(diào)整設(shè)計(jì)方案，進(jìn)行性能優(yōu)化或折衷取舍隨著設(shè)計(jì)層次向下進(jìn)行，系統(tǒng)性能參數(shù)將得到進(jìn)一步的細(xì)化與確認(rèn)，隨時(shí)可以根據(jù)需要加以調(diào)整，，從而保證了設(shè)計(jì)結(jié)果的正確性，縮短了設(shè)計(jì)周期，設(shè)計(jì)規(guī)模越大，這種設(shè)計(jì)方法的優(yōu)勢(shì)明采用V編設(shè)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測(cè)信號(hào)的整形部分、鍵輸入部分和數(shù)碼顯示部分以外，其余全部在一FPGA片上實(shí)現(xiàn)，整個(gè)系統(tǒng)非常精簡(jiǎn)，而且具有靈活的現(xiàn)場(chǎng)可更改性。在不更改硬件電路的基礎(chǔ)上，對(duì)系統(tǒng)進(jìn)行各種改進(jìn)還可以進(jìn)一步提高系統(tǒng)的性能。該數(shù)字頻率具有高速、精確、可靠、抗干擾性強(qiáng)和現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn)。另外，在學(xué)校學(xué)習(xí)課程中有學(xué)過(guò)通過(guò)單片機(jī)語(yǔ)言來(lái)實(shí)現(xiàn)頻率計(jì)功能，所以用另一DA的方法來(lái)設(shè)計(jì)很有學(xué)習(xí)拓展意義。二、課題研究的主要內(nèi)容：利用一種基EDA的頻率計(jì)的設(shè)方法。此方法采用現(xiàn)代自頂向下的VHDL設(shè)技術(shù)和原理描述方.分別用VHDL語(yǔ)言完成計(jì)數(shù)模塊、譯碼模塊、分頻模塊、控制模塊、量程自動(dòng)切換模塊的程序設(shè)計(jì)，再根據(jù)頻率計(jì)數(shù)計(jì)的功能要求，實(shí)現(xiàn)要求完成個(gè)系統(tǒng)電路的原理圖方法實(shí)現(xiàn)用DA技設(shè)計(jì)頻率計(jì)大大的簡(jiǎn)了電路拍構(gòu)的復(fù)雜性，又能提高電路的稱定性，可通過(guò)修改程序來(lái)達(dá)到改變量程的目的。三、主要研究（設(shè)計(jì)）方法論述：EDA(ElectronicDesignAutomation)即電子設(shè)計(jì)自動(dòng)化?，F(xiàn)EDA技術(shù)的基本特征是采用高級(jí)語(yǔ)言描述，具有系統(tǒng)級(jí)仿真和綜合能力。以HDL（Very-High-SpeedIntegratedCircuitHardwareDesciption）言為代表的硬件描述語(yǔ)言具有強(qiáng)大的行為描述能力和多層次的仿真模擬，程序結(jié)構(gòu)規(guī)范，設(shè)計(jì)效率高。VHDL字支自頂向(Topto的計(jì)特點(diǎn)，在頂層進(jìn)行系統(tǒng)的結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用VHDL對(duì)路的行為進(jìn)行描述，并仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路網(wǎng)表，下載到具體CPLD件中去。VHDL語(yǔ)言進(jìn)行數(shù)字邏輯電路和數(shù)系統(tǒng)設(shè)計(jì)，是電子電路設(shè)計(jì)方法上的一次革命性的變革，與傳統(tǒng)設(shè)計(jì)方法相比VHDL具有多有點(diǎn)：設(shè)計(jì)層次較高、用于復(fù)雜的計(jì)算時(shí)，能盡早發(fā)現(xiàn)存在的問(wèn)題，縮短設(shè)計(jì)周期；獨(dú)立實(shí)現(xiàn)，修改方便，系統(tǒng)硬件描述能力強(qiáng)；可讀性好，有利于交流適合于文檔保存VHDL語(yǔ)言標(biāo)準(zhǔn)規(guī)范、移植性強(qiáng)VHDL型眾多而且支持用戶自定義類型，支持自頂而下的設(shè)計(jì)方法和多種電路的設(shè)計(jì)。

四、設(shè)計(jì)（論文）進(jìn)度安排：時(shí)間（迄止日期）

工

作

內(nèi)

容五、指導(dǎo)教師意見(jiàn)：指導(dǎo)教師簽名：

年月日六、系部意見(jiàn)：系主任簽名：

年7月4日

目錄【摘要】【關(guān)鍵詞】引言…………………………第一章頻率的設(shè)計(jì)原理頻率計(jì)測(cè)量頻率的設(shè)計(jì)原………頻率計(jì)測(cè)量周期的原………………第二章頻率測(cè)量頻率的層次設(shè)計(jì)方案4位十進(jìn)制計(jì)數(shù)器模塊………………控制模塊設(shè)計(jì)……………分頻模塊的設(shè)計(jì)…………譯碼模塊…………………量程自動(dòng)切換模塊………………………第三章頻率測(cè)量頻率的頂層計(jì)和仿真…………………33第四章頻率計(jì)測(cè)量周期的層次化設(shè)計(jì)方案4.1計(jì)數(shù)模塊……………4.2譯碼模塊……………4.3.分頻模塊……………4.4控制模塊……………4.5量程自動(dòng)切換模塊…………………第五章頻計(jì)測(cè)量周期頂層電路原理圖設(shè)計(jì)……………第六章下載試編譯………………………管腳配置…………………編程下載和測(cè)試…………第七章結(jié)束……………第八章答謝……………參考文獻(xiàn)基于的字頻率計(jì)的設(shè)計(jì)

摘：字頻率計(jì)是直接用十進(jìn)制數(shù)字來(lái)顯示被測(cè)信號(hào)頻率的一種測(cè)量裝置不僅能夠測(cè)量正弦波、方波、三角波沖號(hào)和其他具有周期特性的信號(hào)的頻率而且還能夠測(cè)量它們的周期通改裝能測(cè)脈沖寬度，做成數(shù)字式脈寬測(cè)量?jī)x；能夠測(cè)量電容做成數(shù)字式電容測(cè)量?jī)x在路中增加傳感器，還能夠做成數(shù)字脈搏儀、計(jì)價(jià)器等。因此數(shù)字頻率計(jì)在測(cè)量物理量方面應(yīng)用普遍計(jì)用在器件上實(shí)現(xiàn)數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率夠測(cè)量正弦波方波和三角波等信號(hào)的頻率且還能對(duì)其他多種物理量進(jìn)行測(cè)量。具有體積小住性高功低的特點(diǎn)數(shù)頻率計(jì)是運(yùn)算機(jī)、通信設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。采用VDHL編設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)除被測(cè)信號(hào)的整形部份輸入部份和數(shù)碼顯示部份之外余全數(shù)在一片F(xiàn)PGA芯上實(shí)現(xiàn)，整個(gè)系統(tǒng)超級(jí)精簡(jiǎn)，而且具有靈活的現(xiàn)場(chǎng)可更改性。在不更改硬件電路的基礎(chǔ)上系統(tǒng)進(jìn)行各類改良還能夠進(jìn)一步提高系統(tǒng)的性能數(shù)頻率計(jì)具有高速、精準(zhǔn)、靠得住、抗干擾性強(qiáng)和現(xiàn)場(chǎng)可編程等長(zhǎng)處。關(guān)詞芯語(yǔ)數(shù)字頻率計(jì)數(shù)字頻率計(jì)原理圖軟件、EDA技DigitalonEDADigitalcymometeristodirectlyshowtobeakinddiagraphofsignalfrequencytoequipwiththedecimalsystemnotonlycanmeasuresinewave,squarewave,trianglewave,sharppulsesignalandotherhaveaperiodofthefrequencyofthesignalofcharacteristic,andcanalsomeasuretheirbeenrefitted,canmeasurepulsewidth,thebreadthtomeasureaninstrument;Canmeasureelectrictomakeintoanumbertypeelectriccapacitymeasureaninstrument;Increasespreadafeelingmachineintheelectriccircuit,canalsomakeintoanumberpulseinstrument,accountapricemachineetc..ThereforethedigitalcymometeraccountsinthediagraphmeasureaspectapplieddesignisusedVHDLsparepartisatCPLDupcarryoutdigitalcymometertoaccounttomeasurerepeatedlysystem,canshowbemeasuredthefrequencyofsignalwiththedecimalsystemfigures,canmeasurefrequencyofsinewave,squarewavetrianglewaveetc.signal,andanabilitytoit'shevariousphysicalquantitycarryonthephysicalvolumesmallanddependablesexGaoandachievementtoconsumealowcymometerthediagraphinstrumentofresearchproductionrealmindispensabilities,suchascalculator,communicationequipmentsandaudiofrequencyvideofrequency...etc..ThedigitalcymometerthatadoptsVDHLtoweaveadistancetodesignrealizationaccounts,inadditiontoismeasuredtheorthopedicsofpart,thekeyimportationpartandfiguresshowpart,restallinoneFPGArealizationofchip,thewholesystemsimplifiesverymuch,andhasvividspottochangethefoundationthatdoesn'tchangehardwareelectriccircuit,carriesvariousfunctionthattheimprovementcanalsoraisesystemfurthertothenumber'sfrequencyaccountstohavehighspeed,precision,credibility,theanti-interferenceisstrongandthespotprogrammableetc.advantage.words：FPGAVHDLlanguagedigitalcymometer,thecymometeraccountprinciplediagramsoftwareEDAtechnique0．引言

所謂頻率，就是周期性信號(hào)在單位時(shí)里轉(zhuǎn)變的次數(shù)本頻率計(jì)設(shè)計(jì)測(cè)量頻率的大體原理是一被測(cè)信號(hào)與準(zhǔn)信號(hào)一路通過(guò)一個(gè)閘門后用計(jì)數(shù)器計(jì)數(shù)信號(hào)脈沖的個(gè)數(shù)，把標(biāo)準(zhǔn)時(shí)刻內(nèi)的計(jì)數(shù)的結(jié)果，用鎖存器鎖存起來(lái)，最后用顯示譯碼器，把鎖存的結(jié)果用LED碼顯示管顯示出來(lái)。按照數(shù)字頻率計(jì)的大體原理，本文設(shè)計(jì)方案的大體思想是分為五個(gè)模塊來(lái)實(shí)現(xiàn)其功能，即整個(gè)數(shù)字頻率計(jì)系統(tǒng)分為分頻模塊制模塊計(jì)數(shù)模塊譯碼模塊和量程自動(dòng)切換模塊等幾個(gè)單元，而且別離用VHDL對(duì)進(jìn)行編程，實(shí)現(xiàn)了閘門控制信號(hào)、計(jì)數(shù)電路、鎖存電路、顯示電路等。本頻率計(jì)設(shè)計(jì)還能夠測(cè)量周期性信號(hào)大原理與測(cè)量頻率的大體原理大體一樣一讓被測(cè)信號(hào)與標(biāo)準(zhǔn)信號(hào)一路通過(guò)一個(gè)閘門后計(jì)數(shù)器計(jì)數(shù)信號(hào)脈沖的個(gè)數(shù)被信號(hào)一個(gè)周期內(nèi)標(biāo)準(zhǔn)基準(zhǔn)信號(hào)的脈沖計(jì)數(shù)的結(jié)果鎖存器鎖存起來(lái)最后用顯示譯碼器把鎖存的結(jié)果用LED數(shù)顯示管顯示出來(lái)，顯示管的讀數(shù)就是被測(cè)信號(hào)以標(biāo)準(zhǔn)信號(hào)的周期為單位乘積的周期。技術(shù)性能指標(biāo)：）能夠測(cè)量正弦波、三角波、鋸齒波、矩形波等周期性信號(hào)的頻率；）能直接用十進(jìn)制數(shù)字顯示測(cè)得的頻率；）頻率測(cè)量范圍：1HZ~10KHZ切程能自動(dòng)切換；）輸入信號(hào)幅度范圍5V，要一路自動(dòng)適應(yīng)；）測(cè)量時(shí)刻：T〈=；）用CPLD/FPGA可程邏輯器件實(shí)現(xiàn)；第一章頻率計(jì)的設(shè)計(jì)原理頻率計(jì)測(cè)量頻率的設(shè)計(jì)原理（1頻率計(jì)測(cè)量頻率的原理頻率計(jì)測(cè)量頻率需要設(shè)計(jì)整形電路使被測(cè)周期性信號(hào)整形成脈沖設(shè)計(jì)計(jì)數(shù)器對(duì)整形后的脈沖在單位時(shí)刻內(nèi)重復(fù)轉(zhuǎn)變的次數(shù)進(jìn)行計(jì)數(shù)計(jì)出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動(dòng)顯示電路用數(shù)碼管將數(shù)字顯示出來(lái)，需要設(shè)計(jì)控制電路產(chǎn)生允許計(jì)數(shù)的門閘信號(hào)、計(jì)數(shù)器的清零信號(hào)和鎖存器的鎖存信號(hào)使電路正常工作一個(gè)量程自動(dòng)轉(zhuǎn)換電路使測(cè)量范圍更廣。（2頻率計(jì)測(cè)量頻率的原理圖頻率計(jì)測(cè)量頻率的原理圖如下：

被測(cè)信號(hào)脈沖形成模塊

分頻模塊

量程自動(dòng)切換模塊使能計(jì)數(shù)模塊

譯碼顯示模塊基準(zhǔn)信號(hào)控制模塊圖頻率計(jì)測(cè)量周期的原理

清零

鎖存信號(hào)（1頻率計(jì)測(cè)量周期的原理頻率計(jì)測(cè)量周期需要設(shè)計(jì)整形電路使被測(cè)周期性信號(hào)整形成脈沖設(shè)計(jì)計(jì)數(shù)器對(duì)基準(zhǔn)信號(hào)在被測(cè)信號(hào)一個(gè)周期內(nèi)重復(fù)轉(zhuǎn)變的次數(shù)進(jìn)行計(jì)數(shù)計(jì)出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動(dòng)顯示電路用數(shù)碼管將數(shù)字顯示出來(lái)計(jì)控制電路產(chǎn)生允許計(jì)數(shù)的使能信號(hào)數(shù)的清零信號(hào)和鎖存器鎖存信號(hào)使電路正常工作設(shè)計(jì)一個(gè)量程自動(dòng)轉(zhuǎn)換電路使測(cè)量范圍更廣。（2頻率計(jì)測(cè)量周期的原理圖頻率計(jì)測(cè)量周期的原理圖如下：

基準(zhǔn)信號(hào)被測(cè)信號(hào)

分頻模塊脈沖形成模塊清零使能

計(jì)數(shù)模塊控制模塊圖

量程切換模塊譯碼模塊鎖存第二章頻率計(jì)測(cè)量頻率的層次設(shè)計(jì)方案十進(jìn)制計(jì)數(shù)器模塊十進(jìn)制計(jì)數(shù)器模塊包括級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器來(lái)施加到時(shí)鐘脈沖輸入端的待測(cè)信號(hào)產(chǎn)生的脈沖進(jìn)行計(jì)數(shù)制計(jì)數(shù)器具有集束使能控制和進(jìn)位擴(kuò)展輸出的功能。使能信號(hào)和清零信號(hào)由閘門控制模塊的控制信號(hào)發(fā)生器所產(chǎn)生來(lái)對(duì)4個(gè)聯(lián)十進(jìn)制計(jì)數(shù)器周期性的計(jì)數(shù)進(jìn)行控制。(1)十進(jìn)制計(jì)數(shù)器元件的設(shè)計(jì)十進(jìn)制計(jì)數(shù)器的程序如下：libraryieee;jishu10port(clk,rst,en:instd_logic_vector(3downtocout:outstd_logic);jishu10;architectureofjishu10isbegin

variabledownto0);beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandifen='1'thenifthencqi:=cqi+1;cqi:=(others=>'0');if;if;if;ifthencout<='1';cout<='0';if;cq<=cqi;behav;在源程序中計(jì)數(shù)器進(jìn)位輸出是數(shù)器的狀態(tài)輸出CLK是終輸入端是位控制輸入端當(dāng)時(shí)EN是能控制輸入端當(dāng)時(shí)，計(jì)數(shù)器計(jì)數(shù)，當(dāng)時(shí)，計(jì)數(shù)器維持態(tài)不變。編譯成功后進(jìn)行仿真，其仿真波形如下：

圖在項(xiàng)目編譯仿真成功后設(shè)的十進(jìn)制計(jì)數(shù)器電路設(shè)置成可挪用的元件于以下的頂層設(shè)計(jì)。圖）4位十進(jìn)制計(jì)數(shù)器的頂層設(shè)新建一個(gè)原理圖編輯窗當(dāng)?shù)墓こ棠夸浿械虺鍪M(jìn)制計(jì)數(shù)器元件按圖所示的4位進(jìn)制計(jì)數(shù)器頂層原理圖完成電路連接。

圖完成位十進(jìn)制計(jì)數(shù)器的原理圖編輯以后可行仿真測(cè)試和波形分析仿輸出波形如圖所示，當(dāng)、是計(jì)數(shù)值在0到9999之間循環(huán)轉(zhuǎn)變計(jì)數(shù)進(jìn)位輸出信號(hào)，作為后面的量程自動(dòng)切換模塊的輸入脈沖。圖因此仿真結(jié)果正確無(wú)誤將上設(shè)計(jì)的4十進(jìn)制計(jì)數(shù)器設(shè)置成可挪用的元件備

高層設(shè)計(jì)中利用，其元件符號(hào)圖如下圖所示。圖控制模塊設(shè)計(jì)1）閘門信號(hào)的設(shè)計(jì)頻率計(jì)電路工作時(shí)先要產(chǎn)生一個(gè)計(jì)數(shù)允許信號(hào)（即閘門信號(hào)門信號(hào)的寬度為單位時(shí)刻，如1S在閘門信號(hào)有效時(shí)刻內(nèi)，對(duì)被測(cè)信號(hào)計(jì)數(shù)，即為信號(hào)的頻率。該頻率計(jì)電路的精度取決于閘門信號(hào)T。本設(shè)計(jì)當(dāng)選取的基準(zhǔn)信號(hào)頻率為，為了取得1s高平的周期性閘門信號(hào)，本設(shè)計(jì)采用對(duì)頻率為基準(zhǔn)信號(hào)先進(jìn)行分頻，再進(jìn)行3個(gè)分頻，后進(jìn)行頻，再用非門對(duì)分頻出的信號(hào)進(jìn)行取非變換，如此取得的門閘信號(hào)高電平為鐘。（1進(jìn)制計(jì)數(shù)器的程如下：libraryieee;jishu75port(clk,rst,en:instd_logic_vector(7downtocout:outstd_logic);jishu75;architectureofjishu75isbeginvariabledownto0);

beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandifen='1'thenifcqi:=cqi+1;cqi:=(others=>'0');if;if;if;ifcout<='1';cout<='0';if;cq<=cqi;behav;編譯成功后生成元件圖如下：圖（2）11進(jìn)計(jì)數(shù)器的程序如下：libraryieee;

jishu11port(clk,rst,en:instd_logic_vector(3downtocout:outstd_logic);jishu11;architectureofjishu11isbeginvariabledownto0);beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandifen='1'thenifcqi:=cqi+1;cqi:=(others=>'0');if;if;if;ifcout<='1';cout<='0';if;cq<=cqi;behav;

編譯成功后生成元件圖如下：圖2觸發(fā)器的設(shè)計(jì)其程序如下：libraryieee;reg_2isstd_logic;q:outstd_logic);architectureofbeginprocess(clk)beginifclk='1'if;

behav;編譯成功后生成如下元件圖：圖10將生成的75進(jìn)計(jì)數(shù)器11進(jìn)計(jì)數(shù)器、10進(jìn)計(jì)器和非門按下圖連接來(lái)取得1S高電平門閘信號(hào)。圖11

將其電路圖進(jìn)行仿真，其仿真波形如下：圖12對(duì)照其仿真波形，其輸出門閘信號(hào)高電平為，符合設(shè)計(jì)，將其電路生成如下元件圖，以便頂層挪用。圖13）.制信號(hào)發(fā)生器模塊該模塊主要按照輸入高電平的1S閘信號(hào)，產(chǎn)生計(jì)數(shù)許信號(hào)EN該信號(hào)的高電平的持續(xù)時(shí)刻即計(jì)數(shù)允許時(shí)刻，與輸入的門閘控制時(shí)鐘脈沖周期相同；產(chǎn)生清零信號(hào)，在計(jì)數(shù)使能前對(duì)計(jì)數(shù)器先清零；產(chǎn)生存儲(chǔ)信號(hào)LOAD，計(jì)數(shù)結(jié)束后，利用上升沿最新的頻率測(cè)量值保留在顯示寄放器中。為了產(chǎn)生清零信號(hào)使信EN和儲(chǔ)信號(hào)LOAD不失一般性制信號(hào)發(fā)生器用74161組4分計(jì)數(shù)器，用一個(gè)與非門，一個(gè)或非門和一個(gè)異或門實(shí)現(xiàn)3種碼狀態(tài)，與閘門模塊按下圖連接。

圖14編譯成功后進(jìn)行仿真，其仿真波形如下：圖15該功能正確無(wú)誤后生成的元件符號(hào)圖如下圖所示。

圖16分頻模塊的設(shè)計(jì)當(dāng)被測(cè)頻率超出量程時(shí)設(shè)計(jì)分模塊對(duì)被測(cè)頻率進(jìn)行分頻衰減單位上升從而擴(kuò)大測(cè)量頻率的范圍。四選一數(shù)據(jù)選擇器四選一數(shù)據(jù)選擇器的程序如下：libraryieee;si_xuan_1isstd_logic;y:outsi_xuan_1;architectureofisx:std_logic_vector(1downtobeginbeginx

when"00"=>when"01"=>when"10"=>when"11"=>others=>null;behav;編譯成功后進(jìn)行仿真，其仿真波形如下圖：圖17其仿真波形真確無(wú)誤后生成元件符號(hào)圖如下圖所示。

圖18分頻電路的設(shè)計(jì)將生成的四選一數(shù)據(jù)選擇74139譯器D觸器個(gè)十進(jìn)制計(jì)數(shù)器按下圖連接。圖19編譯成功后進(jìn)行仿真，起仿真波形如下圖：

圖20如圖所示電路圖實(shí)現(xiàn)了將被測(cè)信號(hào)進(jìn)行分頻功能過(guò)四選一數(shù)據(jù)選擇器的控制按不同的BA二制數(shù)值時(shí)輸被測(cè)信號(hào)的1頻、分頻、100分頻分，通過(guò)二四譯碼器按不同的BA二制數(shù)值時(shí)輸出四個(gè)檔p0p一別離代表、、1000hz為單位，其功能正確無(wú)誤后生成可挪用的元件圖如下：圖21譯碼模塊譯碼模塊是對(duì)計(jì)數(shù)出的數(shù)進(jìn)行譯碼顯示出來(lái)部由寄放器態(tài)掃描電路和譯碼驅(qū)動(dòng)電路組成。）.放器設(shè)計(jì)寄放器是在計(jì)數(shù)結(jié)束后用發(fā)器的上升沿把最新的頻率測(cè)量值保留起來(lái)此在計(jì)數(shù)進(jìn)程中可沒(méi)必要一直看著數(shù)碼管顯示器示器將最終的頻率讀數(shù)按期進(jìn)行更新輸出將作為動(dòng)態(tài)掃描電路的輸入。位放器的源序如下。

libraryieee;reg_4isport(load:indin:instd_logic_vector(30);std_logic_vector(3downtoarchitectureofbeginbeginifloadandload='1'thenif;behav;在源程序中LOAD是鎖存信號(hào)，上升沿觸發(fā)din[3..0]是寄放器輸dout[3..0]是寄放器輸出。編譯仿真后生成元件圖如下圖，以便頂層模塊的挪用。圖22）.態(tài)掃描電路

本設(shè)計(jì)采用掃描方式來(lái)實(shí)現(xiàn)LED數(shù)管動(dòng)態(tài)顯示，控制好數(shù)碼管之的延遲時(shí)刻相當(dāng)重要。按照人眼視覺(jué)暫留原理數(shù)管每秒導(dǎo)通次上，人就無(wú)法LED數(shù)碼管短暫的不亮為一直點(diǎn)亮其實(shí)LED數(shù)碼管是以必然頻率在閃動(dòng)的導(dǎo)通頻率）也不是越小越好，因?yàn)長(zhǎng)ED數(shù)管達(dá)到必然亮度需要一按時(shí)刻。若是延時(shí)控制的不好則會(huì)出現(xiàn)閃動(dòng)，或亮度不夠，按照經(jīng)驗(yàn)，延時(shí)能夠達(dá)到滿意的效果。另外，顯示的字符有轉(zhuǎn)變時(shí)，可在延時(shí)抵達(dá)后送一個(gè)地電平（共陰極數(shù)碼管LED碼管先短暫熄滅，再顯示一個(gè)字符，可使在視覺(jué)上字符的轉(zhuǎn)變更清楚。動(dòng)態(tài)掃描顯示的源序如下。libraryieee;xu_dynamicstd_logic;din1:in0);din2:in4);din3:instd_logic_vector(118);din4:instd_logic_vector(1512);shift:outstd_logic_vector(1downto0);bus4:outstd_logic_vector(30));xu_dynamic;architectureoneofxu_dynamicisscan_clk:std_logic_vector(10);beginvariablescan:std_logic_vector(17downtobeginifscan:="000000000000000000";scan_clk<="00";

elsifclk'eventandscan:=scan+1;if;downto0);processp1;p2:process(scan_clk,din1,din2,din3,din4)beginscan_clkiswhen"00"=>bus4<=din1;shift<="11";when"01"=>bus4<=din2;shift<="10";when"10"=>bus4<=din3;shift<="01";when"11"=>bus4<=din4;shift<="00";processp2;one;程序中CLK是描時(shí)鐘；為位信號(hào)，當(dāng)時(shí)位信號(hào)復(fù)位shitf為4個(gè)數(shù)碼管的位選信號(hào)，高電平有效一二二din3、為入的鎖存信號(hào)，為選中的信號(hào)輸出編譯成功后生成元件圖如下圖：

圖23）.段數(shù)碼管驅(qū)動(dòng)電路的VHDL設(shè)計(jì)libraryieee;std_logic_vector(3downto0);led7s:outdecl7s;architectureoneofdecl7sbeginbeginwhen"0000"=>when"0001"=>when"0010"=>when"0011"=>when"0100"=>when"0101"=>

when"0110"=>when"0111"=>when"1000"=>when"1001"=>others=>null;one;程序中是0~9的BCD碼入為態(tài)描后的驅(qū)動(dòng)顯示管電生成元件涂如下：圖24）譯碼電路的設(shè)計(jì)將寄放器、動(dòng)態(tài)掃描電路和驅(qū)動(dòng)電路按下圖連接。

圖25編譯通事后，對(duì)該電路進(jìn)行仿真，其波形如下圖：圖26如圖所示其路實(shí)現(xiàn)了動(dòng)態(tài)驅(qū)顯示功能波形正確無(wú)誤將其電路生成如下可挪用元件圖：

圖27量程自動(dòng)切換模塊當(dāng)計(jì)數(shù)器計(jì)數(shù)達(dá)到時(shí)再來(lái)脈沖就超出量程，為了使計(jì)數(shù)器計(jì)數(shù)正確，需要用量程自動(dòng)切換對(duì)計(jì)數(shù)顯示進(jìn)行量程切換，增加量程自動(dòng)切換模塊也加大了對(duì)頻率測(cè)量的范圍。）.法器設(shè)計(jì)用加法器對(duì)計(jì)數(shù)器溢出脈沖進(jìn)行計(jì)數(shù)法器的后兩位二進(jìn)制數(shù)值對(duì)被測(cè)信號(hào)進(jìn)行相應(yīng)的分頻來(lái)實(shí)現(xiàn)量程切換。其加法器程序如下：libraryieee;yichu_jiajishuisport(clk,rst:ina,b:outstd_logic);yichu_jiajishu;architectureofisx:std_logic_vector(6downtobeginprocess(clk,rst)beginifrst='1'thenx<=(others=>'0');elsifclk'eventand

ifx<4thenif;if;behav;編譯成功后，生成如下元件：圖28將生成的加法器和觸發(fā)器按如下電路連接。圖29編譯成功后，對(duì)其電路進(jìn)行仿真，波形圖如下：

圖30其波形圖正確無(wú)誤后生成元件圖如下：圖31第三章頻率計(jì)測(cè)量頻率的頂層計(jì)和仿真頻率計(jì)主體電路頂層原理圖設(shè)計(jì)在成功完成底層單元電路模塊設(shè)計(jì)仿真后按照第3章測(cè)頻原理圖上面的各個(gè)模塊依照下圖連接起來(lái)。

圖32對(duì)上面的測(cè)頻總電路圖進(jìn)行仿真其波形圖如下圖。

圖33如圖所示，其仿真波形正確無(wú)誤。第四章頻率計(jì)測(cè)量周期的層次設(shè)計(jì)方案.計(jì)數(shù)模塊其模塊與實(shí)現(xiàn)測(cè)量頻率時(shí)的功能一樣，該模塊挪用測(cè)頻率時(shí)的計(jì)數(shù)模塊。.譯碼模塊其模塊與實(shí)現(xiàn)測(cè)量頻率時(shí)的功能一樣，該模塊挪用測(cè)頻率時(shí)的譯碼模塊。.分頻模塊分頻模塊是將基準(zhǔn)信號(hào)進(jìn)行衰減來(lái)進(jìn)行對(duì)被測(cè)頻率的單位切換。）12制計(jì)數(shù)器的設(shè)計(jì)其程序如下：libraryieee;

jishu12port(clk,rst,en:instd_logic_vector(3downtocout:outstd_logic);jishu12;architectureofjishu12isbeginvariabledownto0);beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandifen='1'thenifcqi:=cqi+1;cqi:=(others=>'0');if;if;if;ifcout<='1';cout<='0';if;cq<=cqi;behav;

編譯成功后生成元件圖如下：圖34本設(shè)計(jì)中測(cè)周期時(shí)選取的基準(zhǔn)信號(hào)頻率為，了取得不同周期的信號(hào)與被測(cè)信號(hào)進(jìn)行比較來(lái)測(cè)量被測(cè)信號(hào)的周期，用八選一數(shù)據(jù)選擇器7譯碼器和編程好生成的元件如下圖進(jìn)行連接。圖35編譯成功后進(jìn)行仿真，其波形仿真如下：

圖36其波形正確無(wú)誤，將其電路生成能挪用的元件圖如下：圖.控制模塊該模塊主要按照輸入被測(cè)信號(hào)，產(chǎn)生計(jì)數(shù)允許計(jì)數(shù)信號(hào)EN該信號(hào)的高電平的持續(xù)時(shí)刻即計(jì)數(shù)允許時(shí)刻，與輸入的被測(cè)信號(hào)周期相同；產(chǎn)生清零信號(hào)，在計(jì)數(shù)使能前對(duì)計(jì)數(shù)器先清零；產(chǎn)生存儲(chǔ)信號(hào)，在計(jì)數(shù)結(jié)束后，利用上升沿把最新的頻率測(cè)量值保留在顯示寄放器中。不失一般性控制信號(hào)發(fā)生器用組成4頻計(jì)數(shù)器用個(gè)與非門一個(gè)或非門和一個(gè)異或門實(shí)現(xiàn)3種碼狀態(tài)，為了產(chǎn)生清零信號(hào)RST，使能信和儲(chǔ)信號(hào)。其原理圖如下圖所示。

圖38對(duì)其原理電路進(jìn)行仿真，其波形如下：圖39其波形正確無(wú)誤，生成可挪用元件圖如下：圖

.量程切換模塊該模塊是對(duì)被測(cè)頻率的周期單位進(jìn)行切換，使頻率計(jì)測(cè)量周期的范圍加大。加法器設(shè)計(jì)其程序如下：libraryieee;zhou_jiafaisport(clk,rst:inarchitectureofzhou_jiafaisx:std_logic_vector(8downtobeginprocess(clk,rst)beginifrst='1'thenx<=(others=>'0');e