基于VerilogHDL的表決器的設計_第1頁
基于VerilogHDL的表決器的設計_第2頁
基于VerilogHDL的表決器的設計_第3頁
基于VerilogHDL的表決器的設計_第4頁
基于VerilogHDL的表決器的設計_第5頁
已閱讀5頁，還剩2頁未讀， 繼續(xù)免費閱讀

下載本文檔

版權說明：本文檔由用戶提供并上傳，收益歸屬內容提供方，若內容存在侵權，請進行舉報或認領

文檔簡介

基于VerilogHDL的表決器的設計學生課程實驗報告書12級 電通系 通信工程專業(yè)03班學號312890 4--2015學年第2學期 所謂表決器就是對于一個行為，由多個人投票，如果同意的票數(shù)過半，就認為此行為可行；否則如果否決的票數(shù)七人表決器顧名思義就是由七個人意；反之，當否決的票數(shù)開關輸入為‘1’時，表示此人同意；否則若按鍵開關輸入為本實驗就是利用實驗系統(tǒng)中的按鍵開的七人表決器的功能。按鍵入為‘1’時，表示對應的人投同意票，否則當按鍵開關輸入為表決。同時通過的票數(shù)在數(shù)碼管上顯示：原理圖步驟與實驗一相同模式選擇鍵”：按動該的實驗電路結構。本次實驗的模式選擇到“5” (紅色數(shù)碼管上顯示)。致6-1端口管腳分配表當設計文件加載到目標器件后，按實驗系統(tǒng)中按鍵開關模塊的鍵鍵開關，如果按鍵開關的值為“1”(即按端口名表表表m_ResultDAGDAGDAGDAG使用模塊信號鍵開關的開關置于上端，表示此人通過數(shù)大于或等于四時LED模塊beginm_Result=1;if(sum==4)LEDAG=4'b0100;12345672說明表決結果亮為通過表決通過的票數(shù)if(sum==5)LEDAG=4'b0101;if(sum==6)LEDAG=4'b0110;if(sum==7)LEDAG=4'b0111;elsem_Result=0;moduledee5(K,m_Result,LEDAG);outputm_Result;output[3:0]LEDAG;geriregm_Result;reg[3:0]LEDAG;reg[2:0]sum;always(K)ginLEDAG=0;for(i=1;i<=7;i=i+1)ifKisumsum;ginifsumLEDAGb00;ifsumLEDAG=4'b0001;if(sum==2)LEDAG=4'b0010;if(sum==3)LEDAG=4'b0011;

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經權益所有人同意不得將文件中的內容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲空間，僅對用戶上傳內容的表現(xiàn)方式做保護處理，對用戶上傳分享的文檔內容本身不做任何修改或編輯，并不能對任何下載內容負責。
  • 6. 下載文件中如有侵權或不適當內容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論