第二章大規(guī)?？删幊唐骷?/h1>

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第二章大規(guī)?？删幊唐骷?.1可編程器件概述P27可編程邏輯器件PLD（ProgrammableLogicDevice）是一種半定制集成電路，在其芯片上按照一定排列方式集成了大量的門和觸發(fā)器等基本邏輯電路，用戶通過編程來改變PLD內(nèi)部電路的邏輯關(guān)系或連線，使之完成某個邏輯電路或系統(tǒng)的功能,得到需要的設(shè)計(jì)電路?？删幊踢壿嬈骷某霈F(xiàn)，改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法，其設(shè)計(jì)方法為采用EDA技術(shù)開創(chuàng)了廣闊的發(fā)展空間，并極大地提高電路設(shè)計(jì)的效率。早期的可編程邏輯器件只有三種：可編程只讀存貯器(PROM,ProgrammableReadOnlyMemory)紫外線可擦除只讀存貯器(EPROM,ErasableProgrammableReadOnlyMemory)電可擦除只讀存貯器(EEPROM,ElectricallyErasableProgrammableReadOnlyMemory)

由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能。與陣列固定，或陣列可編程。4×2PROM表達(dá)的PLD陣列圖基于此PROM的半加器實(shí)現(xiàn):S=A1XORA0;C=A1ANDA0則只需編程導(dǎo)通或陣列的（與陣列是固定的）：（1，4）得到進(jìn)位結(jié)果；（2，2）和（2，3）得到和結(jié)果。其后，出現(xiàn)了一類結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數(shù)字邏輯功能。典型的PLD由一個“與”門和一個“或”門陣列組成，而任意一個組合邏輯都可以用“與一或”表達(dá)式來描述，所以，PLD能以乘積和的形式完成大量的組合邏輯功能。這一階段的產(chǎn)品主要有PAL(可編程陣列邏輯)和GAL(通用陣列邏輯)。

PAL（ProgrammableArrayLogic,可編程陣列邏輯）由一個可編程的“與”平面和一個固定的“或”平面構(gòu)成。PAL器件是現(xiàn)場可編程的，它的實(shí)現(xiàn)工藝有反熔絲技術(shù)、EPROM技術(shù)和EEPROM技術(shù)。還有一類結(jié)構(gòu)更為靈活的邏輯器件是可編程邏輯陣列(PLA,ProgrammableLogicArray)，它也由一個“與”平面和一個“或”平面構(gòu)成，但是這兩個平面的連接關(guān)系是可編程的(與或均可編程)。PLA器件既有現(xiàn)場可編程的，也有掩膜可編程的。PLA邏輯陣列示意圖PAL結(jié)構(gòu)和常用表示一般PAL只允許有固定數(shù)量的乘積項(xiàng)連至或門，對于更多個乘積項(xiàng)，PAL通過輸出反饋和互連的方式解決，即允許輸出端的信號再饋入下一個與陣列P34圖3-17。在PAL的基礎(chǔ)上，又發(fā)展了一種通用陣列邏輯GAL(GenericArrayLogic)，它采用了EEPROM工藝，除了電可按除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯宏單元（OLMC），因而它的設(shè)計(jì)具有很強(qiáng)的靈活性。早期的PLD器件的一個共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但其過于簡單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。GAL結(jié)構(gòu)P34 20世紀(jì)80年代中期，Altera和Xilinx分別推出了類似于PAL結(jié)構(gòu)的擴(kuò)展型CPLD(ComplexProgrammab1eLogicDvice)和與標(biāo)準(zhǔn)門陣列類似的FPGA(FieldProgrammableGateArray)，它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)。這兩種器件兼容了PLD和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活，也是目前應(yīng)用最廣泛的PLD。幾乎所有應(yīng)用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用FPGA和CPLD器件。乘積項(xiàng)結(jié)構(gòu)PLD的邏輯實(shí)現(xiàn)原理圖2.3

假設(shè)組合邏輯的輸出(AND3的輸出)為f，則f=(A+B)*C*(!D)=A*C*!D+B*C*!D(我們以!D表示D的“非”）PLD將以下面的方式來實(shí)現(xiàn)組合邏輯f:圖2.4 A,B,C,D由PLD芯片的管腳輸入后進(jìn)入可編程連線陣列（PIA)，在內(nèi)部會產(chǎn)生A,A反,B,B反,C,C反,D,D反8個輸出。圖2.4中每一個叉表示相連（可編程熔絲導(dǎo)通），所以得到：f=f1+f2=(A*C*!D)+(B*C*!D)。這樣組合邏輯就實(shí)現(xiàn)了。 圖2.3電路中D觸發(fā)器的實(shí)現(xiàn)比較簡單，直接利用宏單元中的可編程D觸發(fā)器來實(shí)現(xiàn)。時鐘信號CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時鐘專用通道，直接連接到可編程觸發(fā)器的時鐘端。可編程觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。這樣PLD就完成了圖2.3所示電路的功能。 圖2.3的電路是一個很簡單的例子，只需要一個宏單元就可以完成。但對于一個復(fù)雜的電路，一個宏單元是不能實(shí)現(xiàn)的，這時就需要通過并聯(lián)擴(kuò)展項(xiàng)和共享擴(kuò)展項(xiàng)將多個宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再做為另一個宏單元的輸入。這樣PLD就可以實(shí)現(xiàn)更復(fù)雜邏輯。 這種基于乘積項(xiàng)的PLD基本都是由EEPROM和Flash工藝制造的，一上電就可以工作，無需其他芯片配合?？删幊唐骷奶攸c(diǎn)1.大規(guī)模 器件邏輯規(guī)模已達(dá)上千萬門，滿足SOC設(shè)計(jì)。2.低功耗 在保持速度、規(guī)模、接口特性等指標(biāo)的前提下，器件的功耗低，能滿足有低功耗要求的便攜式產(chǎn)品。3.模擬可編程 支持模擬可編程和模數(shù)混合可編程器件不斷出現(xiàn)。4.專用端口和附加功能模塊的集成 內(nèi)嵌大量嵌入式系統(tǒng)等模塊的PLD不斷出現(xiàn)?？删幊踢壿嬈骷诸怭28圖2.1可編程邏輯器件的密度分類可編程邏輯器件(PLD)低密度可編程邏輯器件(LDPLD)高密度可編程邏輯器件(HDPLD)PROMPLAPALGALEPLDCPLDFPGA按集成密度分類編程邏輯器件從集成密度上可分為低密度可編程邏輯器件LDPLD(LowDensityPLD)和高密度可編程邏輯器件HDPLD(HighDensityPLD)兩類。LDPLD通常是指早期發(fā)展起來的、集成密度小于700門/片左右的PLD，如PROM、PLA、PAL和GAL等。HDPLD包括可擦除可編程邏輯器件EPLD（ErasableProgrammableLogicDevice）、復(fù)雜可編程邏輯器件CPLD和FPGA三種，其集成密度大于700門/片。按編程方式分類可編程邏輯器件的編程方式分為兩類：一次性編程OTP（OneTimeProgrammable）器件和可多次編程MTP（ManyTimeProgrammable）器件。OTP器件是屬于一次性使用的器件，只允許用戶對器件編程一次，編程后不能修改，其優(yōu)點(diǎn)是可靠性與集成度高，抗干擾性強(qiáng)。MTP器件是屬于可多次重復(fù)使用的器件，允許用戶對其進(jìn)行多次編程、修改或設(shè)計(jì)，特別適合于系統(tǒng)樣機(jī)的研制和初級設(shè)計(jì)者的使用。根據(jù)各種可編程元件的結(jié)構(gòu)及編程方式，可編程邏輯器件通常又可以分為四類：采用一次性編程的熔絲（Fuse，熔斷編程（也即斷路實(shí)現(xiàn)））或反熔絲（Antifuse，擊穿漏層編程（也即短路實(shí)現(xiàn)））元件的可編程器件，如PROM、PAL等。采用紫外線擦除、電可編程元件，即采用EPROM、UVCMOS工藝結(jié)構(gòu)的可多次編程器件。采用電擦除、電可編程元件。其中一種是E2PROM，另一種是采用快閃存儲器單元（FlashMemory）結(jié)構(gòu)的可多次編程器件?；陟o態(tài)存儲器SRAM結(jié)構(gòu)的可多次編程器件。目前多數(shù)FPGA是基于SRAM結(jié)構(gòu)的可編程器件。按結(jié)構(gòu)特點(diǎn)分類PLD按結(jié)構(gòu)特點(diǎn)分為陣列型PLD和現(xiàn)場可編程門陣列型FPGA兩大類。陣列型PLD的基本結(jié)構(gòu)由與陣列和或陣列（乘積和項(xiàng)）組成。如PROM、PLA、PAL、GAL、EPLD和CPLD都屬于陣列型PLD?，F(xiàn)場可編程門陣列的基本結(jié)構(gòu)由可編程的查找表組成。采用基于SRAM的查找表邏輯形成結(jié)構(gòu)，就是用SRAM來構(gòu)成邏輯函數(shù)發(fā)生器。部分PLD廠家Altera九十年代以后發(fā)展很快，是最大可編程邏輯器件供應(yīng)商之一。主要產(chǎn)品有：MAX3000/7000,FELX6K/10K,APEX20K，ACEX1K，STRATIX，CYCLONE。普遍認(rèn)為其開發(fā)工具—MaxplusII是較成功的PLD開發(fā)平臺。新一代完全集成設(shè)計(jì)環(huán)境Quartus提供了對STRATIX，APEX20K系列芯片的最好支持，彌補(bǔ)了MaxplusII某些功能的不足。FPGA的發(fā)明者，老牌PLD公司，是最大可編程邏輯器件供應(yīng)商之一。產(chǎn)品種類較全，主要有：XC9500/4000，Coolrunner(XPLA3)，Spartan,Vertex。開發(fā)軟件為：Foundition3.1i和ISE。通常來說，在歐洲用Xilinx的人多，在日本和亞太地區(qū)用ALTERA的人多，在美國則是平分秋色。Lattice是ISP技術(shù)的發(fā)明者,

中小規(guī)模PLD比較有特色，而且參考書較多，不過其大規(guī)模PLD的競爭力還不夠強(qiáng)（Lattice沒有基于查找表技術(shù)的大規(guī)模FPGA)。1999年推出可編程模擬器件。99年收購Vantis（原AMD子公司）,成為第三大可編程邏輯器件供應(yīng)商。主要產(chǎn)品有ispLSI2000/5000/8000,MACH4/5,ispMACH4000等反熔絲（一次性燒寫）PLD的領(lǐng)導(dǎo)者，由于反熔絲PLD抗輻射，耐高低溫，功耗低，速度快，所以在軍品和宇航級上有較大優(yōu)勢。2.2復(fù)雜可編程器件(CPLD)P37圖2.2基于乘積項(xiàng)的PLD內(nèi)部結(jié)構(gòu)（以MAX7000為例）基于乘積項(xiàng)（Product-Term)的PLD結(jié)構(gòu)

采用這種結(jié)構(gòu)的PLD芯片有： Altera的MAX7000，MAX3000系列（EEPROM工藝）,Xilinx的XC9500系列（Flash工藝）和Lattice、Cypress的大部分產(chǎn)品（EEPROM工藝）。這種PLD可分為三塊結(jié)構(gòu)： 邏輯功能塊(LAB)，可編程連線（PIA)和I/O控制塊。宏單元是PLD的基本結(jié)構(gòu)，由它來實(shí)現(xiàn)基本的邏輯功能。圖2.2中藍(lán)色部分是多個宏單元的集合。LAB（邏輯陣列塊）一個LAB有16個宏單元組成多個LAB通過可編程連線陣和全局總線連接，全局總線從所有的專用輸入、IO引腳和宏單元饋入信號。LAB輸入信號：來自作為通用邏輯輸入的PIA的36個信號；全局控制信號，用于寄存器輔助功能；從I/O引腳到寄存器的直接輸入通道； 可編程連線負(fù)責(zé)信號傳遞，連接所有的宏單元。 I/O控制塊負(fù)責(zé)輸入輸出的電氣特性控制，比如可以設(shè)定集電極開路輸出，擺率控制，三態(tài)輸出等。圖2.2左上的INPUT/GCLK1,INPUT/GCLRn,INPUT/OE1,INPUT/OE2是全局時鐘，清零和輸出使能信號，這幾個信號有專用連線與PLD中每個宏單元相連，信號到每個宏單元的延時相同并且延時最短。PIA信號布線到LAB的方式EPM7128S器件的I/O控制塊圖2.3宏單元具體結(jié)構(gòu)

P=4+16+3*(5-1)=32P=5+3*5+1*(16-3-1)=32共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)并聯(lián)擴(kuò)展項(xiàng)饋送方式選擇分配器 圖2.3左側(cè)是乘積項(xiàng)陣列，實(shí)際就是一個與或陣列，每一個交叉點(diǎn)都是一個可編程熔絲，如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯。后面的乘積項(xiàng)選擇矩陣是一個“或”陣列。兩者一起完成組合邏輯。 圖右側(cè)是一個可編程D觸發(fā)器，它的時鐘，清零輸入都可以編程選擇，可以使用專用的全局清零和全局時鐘，也可以使用內(nèi)部邏輯（乘積項(xiàng)陣列）產(chǎn)生的時鐘和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號直接輸給PIA或輸出到I/O腳。CPLD器件介紹MAX7000

Altera的MAX7000基于先進(jìn)的多陣列矩陣（MAX）架構(gòu)，為大量應(yīng)用提供了世界級的高性能解決方案。基于電可擦除可編程只讀存儲器（EEPROM）的MAX7000產(chǎn)品采用先進(jìn)的CMOS工藝制造，提供從32到512個宏單元的密度范圍，速度達(dá)3.5ns的管腳到管腳延遲。MAX7000器件支持在系統(tǒng)可編程能力（ISP），可以在現(xiàn)場輕松進(jìn)行重配置。Altera提供5.0V，3.3V和2.5V核電壓的MAX7000器件。 Altera的MAX?7000CPLD提供高性能可編程邏輯解決方案，密度范圍從600到10000個可用邏輯門（32到512個宏單元）?；谄淇深A(yù)見的性能，即用性能力和大量可選封裝形式，MAX7000是相應(yīng)密度層次使用最廣泛的可編程邏輯解決方案。 下面我們看下MAX7000B,MAX7000AE和MAX7000S所提供的器件。參數(shù)注解：tPD(ns)=從輸入到非寄存器輸出的數(shù)據(jù)路徑延遲tSU(ns)=全局時鐘建立時間tFSU(ns)=快速輸入的全局時鐘建立時間tCO1(ns)=全局時鐘到輸出延遲fCNT(ns)=16比特計(jì)數(shù)器內(nèi)部全局時鐘頻率PLCC=塑封J引線芯片封裝TQFP=薄塑封四角扁平封裝UltraFineLineBGA=0.8毫米間距球柵陣列FineLineBGA=1.0毫米間距球柵陣列PQFP=塑封四角扁平封裝BGA=球柵陣列RQFP=高效四角扁平封裝表2.1MAX7000B器件概述（2.5V）特性器件EPM7032BEPM7064BEPM7128BEPM7256BEPM7512B可用門6001,2502,5005,00010,000宏單元3264128256512最大用戶I/O管腳3668100164212tPD(ns)(1)5.05.5tSU(ns)(2)3.33.6tFSU(ns)(3)1.01.01.01.01.0tCO1(ns)(4)3.33.7fCNT(MHz)(5)303.0303.0243.9188.7163.9封裝I/O管腳44管腳PLCC(6)36

44管腳TQFP(7)

3636

49管腳UltraFineLineBGA?

(8)3641

100管腳TQFP

688484

100管腳FineLineBGA(9)

6884

144管腳TQFP

100120120169管腳UltraFineLineBGA

141141208管腳PQFP(10)

164176256管腳FineLineBGA

100164212256管腳BGA(11)

212表2.2MAX7000AE器件概述（3.3V）特性器件EPM7032AEEPM7064AEEPM7128AEEPM7256AEEPM7512AE可用門6001,2502,5005,00010,000宏單元3264128256512最大用戶I/O管腳3668100164212tPD(ns)(1)5.57.5tSU(ns)(2)3.95.6tFSU(ns)(3)2.53.0tCO1(ns)(4)3.04.7fCNT(MHz)(5)227.3222.2192.3172.4116.3封裝I/O管腳44管腳PLCC

(6)3636

44管腳TQFP

(7)3636

84管腳PLCC

68

100管腳TQFP

688484

100管腳FineLineBGA

(9)

688484

144管腳TQFP

100120120208管腳PQFP

(10)

164176256管腳FineLineBGA

100164212256管腳BGA

(11)

212表2.3MAX7000S器件概述（5.0V）特性器件EPM7032SEPM7064SEPM7128SEPM7160SEPM7192SEPM7256S可用門6001,2502,5003,2003,7505,000宏單元3264128160192256最大用戶I/O管腳3668100104124164tPD(ns)(1)5.05.06.06.07.57.5tSU(ns)(2)tFSU(ns)(3)2.53.03.0tCO1(ns)(4)tCNT(MHz)(5)175.4175.4147.1149.3125.0128.2封裝I/O管腳44管腳PLCC

(6)3636

44管腳TQFP

(7)3636

84管腳PLCC

686864

100管腳PQFP

(10)

84

100管腳TQFP

688484

160管腳PQFP

100104124

208管腳PQFP

164208管腳RQFP

(12)

164MAX3000A Altera的3.3vMAX3000A器件基于Altera?MAX架構(gòu),為大批量應(yīng)用進(jìn)行了成本優(yōu)化。采用先進(jìn)的0.30μmCMOS處理，基于電可擦除可編程只讀存儲器（EEPROM），MAX3000A系列是一種即用性的器件，密度范圍從32到512個宏單元。MAX3000A器件支持在系統(tǒng)可編程能力（ISP），能夠輕松地實(shí)現(xiàn)現(xiàn)場重配置。每個MAX3000A宏單元都可以獨(dú)立地配置成順序或組合邏輯操作。 Altera的MAX?

3000A系列采用成本優(yōu)化的0.30-μm，四層金屬生產(chǎn)工藝，提供32到512個宏單元。3.3伏的MAX3000ACPLD系列提供商業(yè)和工業(yè)級的常用速度等級和封裝，是對應(yīng)成本敏感，大批量應(yīng)用的理想解決方案。 MAX3000ACPLD常用于通信、計(jì)算機(jī)、消費(fèi)電子、汽車、工業(yè)和許多其他終端系統(tǒng)中。依靠其低成本和靈活性的特點(diǎn)，MAX3000A器件通過替代其他更昂貴的標(biāo)準(zhǔn)硅片器件，降低了系統(tǒng)成本。采用CPLD，系統(tǒng)升級更為簡單，并依靠MAX3000ACPLD的再編程能力延長了終端產(chǎn)品的生命周期。表2.4MAX3000A器件概述（3.3伏）特性器件EPM3032AEPM3064AEPM3128AEPM3256AEPM3512A可用門6001,2502,5005,00010,000宏單元3264128256512最大用戶I/O管腳346696158208tPD(ns)(1)7.57.5tSU(ns)(2)5.25.6tCO1(ns)(3)3.04.7fCNT(MHz)(4)227.3222.2192.3126.6116.3封裝I/O管腳44管腳PLCC

(5)3434

44管腳TQFP

(6)3434

100管腳TQFP

6680

144管腳TQFP

96116

208管腳PQFP

(7)

158172256管腳FineLineBGA?

(8)

98161208MAXII MAX?II器件系列是一種非易失性、即用性可編程邏輯系列，它采用了一種突破性的新型CPLD架構(gòu)。這種新型架構(gòu)的成本是原先MAX器件的一半，功耗是其十分之一，密度是其四倍，性能卻是其兩倍。這些超級性能是在提供了所有MAX系列CPLD先進(jìn)特性的架構(gòu)的基礎(chǔ)上，根據(jù)Altera專家們的意見而重新采用基于查找表的架構(gòu)而得到的。這種基于查找表的架構(gòu)在最小的I/O焊盤約束的空間內(nèi)提供了最多的邏輯容量。因此，MAXIICPLD是所有CPLD系列產(chǎn)品中成本最低、功耗最小和密度最高的器件。 基于成本優(yōu)化的0.18微米6層金屬Flash工藝，MAXII器件系列具有CPLD所有的優(yōu)點(diǎn)，例如非易失性、即用性、易用性和快速傳輸延時性。以滿足通用性，低密度邏輯應(yīng)用為目標(biāo)，MAXII器件成為接口橋接、I/O擴(kuò)展、器件配置和上電順序等應(yīng)用最理想的解決方案。除這些典型的CPLD應(yīng)用之外，MAXII器件還能滿足大量從前在FPGA、ASSP和標(biāo)準(zhǔn)邏輯器件中實(shí)現(xiàn)的低密度可編程邏輯需求。

MAXII器件提供的密度范圍從240到2210個邏輯單元（LE），最多達(dá)272個用戶I/O管腳。表2.5MAXII器件簡介

特性EPM240EPM570EPM1270EPM2210邏輯單元數(shù)(LE)2405701,2702,210等效典型宏單元數(shù)1924409801,700最大用戶I/O管腳80160212272用戶Flash存儲器比特8,1928,1928,1928,192tPD1角對角性能(ns)7.1tPD2最快性能(ns)3.7供貨情況現(xiàn)在Q22005現(xiàn)在Q22005表2.6MAXII器件封裝和最大用戶I/O管腳數(shù)(1)

封裝（尺寸）EPM240EPM570EPM1270EPM2210100引腳窄方塊形平面封裝(TQFP

(16mmx16mm)

8076

144引腳TQFP

(22mmx22mm)

116116

256引腳FineLine

BGA?

(17mmx17mm)

160212204324引腳FineLine

BGA

(19mmx19mm)

2722.3現(xiàn)場可編程門陣列(FPGA)查找表（Look-Up-Table)的原理與結(jié)構(gòu)采用這種結(jié)構(gòu)的PLD芯片我們也可以稱之為FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。查找表（Look-Up-Table)簡稱為LUT，LUT本質(zhì)上就是一個RAM。目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16x1的RAM。當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM,這樣，每輸入一個信號進(jìn)行邏輯運(yùn)算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式a,b,c,d輸入邏輯輸出地址RAM中存儲的內(nèi)容000000000000010000100...01111111111圖2.5四輸入與門FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表結(jié)構(gòu)的FPGA邏輯實(shí)現(xiàn)舉例

這里，依舊以圖2.3所示電路圖為例，A,B,C,D由FPGA芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連到到LUT，LUT中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就實(shí)現(xiàn)了。該電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來實(shí)現(xiàn)。時鐘信號CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的時鐘專用通道，直接連接到觸發(fā)器的時鐘端。觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。這樣PLD就完成了圖2.3所示電路的功能。 這個電路是一個很簡單的例子，只需要一個LUT加上一個觸發(fā)器就可以完成。對于一個LUT無法完成的的電路，就需要通過進(jìn)位邏輯將多個單元相連，這樣FPGA就可以實(shí)現(xiàn)復(fù)雜的邏輯。

由于LUT主要適合SRAM工藝生產(chǎn)，所以目前大部分FPGA都是基于SRAM工藝的，而SRAM工藝的芯片在掉電后信息就會丟失，一定需要外加一片專用配置芯片，在上電的時候，由這個專用配置芯片把數(shù)據(jù)加載到FPGA中，然后FPGA就可以正常工作，由于配置時間很短，不會影響系統(tǒng)正常工作。也有少數(shù)FPGA采用反熔絲或Flash工藝，對這種FPGA，就不需要外加專用的配置芯片。 Xilinx:Spartan-II主要包括CLB，I/O塊，RAM塊和可編程連線。在spartan-II中，一個CLB包括2個Slices,每個slices包括兩個LUT，兩個觸發(fā)器和相關(guān)邏輯。Slices可以看成是SpartanII實(shí)現(xiàn)邏輯的最基本結(jié)構(gòu)(xilinx其他系列，如SpartanXL,Virtex的結(jié)構(gòu)與此稍有不同，具體請參閱數(shù)據(jù)手冊）

Altera:FLEX/ACEX的結(jié)構(gòu)主要包括LAB，I/O塊，EAB(RAM塊）和可編程行/列連線。在FLEX/ACEX中，一個LAB包括8個邏輯單元（LE）,每個LE包括一個LUT，一個觸發(fā)器和相關(guān)的相關(guān)邏輯。LE是FLEX/ACEX芯片實(shí)現(xiàn)邏輯的最基本結(jié)構(gòu)(altera其他系列，如APEX的結(jié)構(gòu)與此基本相同，具體請參閱數(shù)據(jù)手冊）FLEX10KDeviceBlockDiagramFLEX10KEmbeddedArrayBlockExamplesofCombiningEABsLargerblocksofRAMarecreatedbycombiningmultipleEABs.Forexample,two256*8RAMblockscanbecombinedtoforma256*16RAMblock;two512*4blocksofRAMcanbecombinedtoforma512*8RAMblock.FLEX10KLABLABConnectionstoRow&ColumnInterconnect圖2.7AlteraFLEX/ACEX芯片的內(nèi)部結(jié)構(gòu)FLEX10KLogicElement圖2.8邏輯單元（LE）內(nèi)部結(jié)構(gòu)CarryChainOperation(n-bitFullAdder)CascadeChainOperationUp:flex10kDown:cycloneCycloneEP1C12DeviceBlockDiagramCycloneLABStructureDirectLinkConnectionLABLELAB-WideControlSignalsCycloneLELEOperationModes–NormalModeLEOperationModes–DynamicArithmeticModeCarrySelectChainMultiTrack--R4InterconnectConnectionswithDirectDrivetechnologyLABNeighborLABNeighborLABPrimaryR4InterconnectDrivingRightR4InterconnectDrivingRightAdjacentLABcanDriveontoAnotherLAB'sR4InterconnectC4ColumnInterconnects(1)(1)C4interconnectscandriveR4interconnects(seenextpage).(2)ThispatternisrepeatedforeveryLABintheLABrow.(3)TheR4interconnectsspanfourLABs,ortwoLABsandoneM4KRAMblockMultiTrack--C4InterconnectConnections

withDirectDrivetechnologyEmbeddedMemoryFeatures:4,608RAMbits(4*1024+((4*1024)/8)*1=4096+512=4608bits)250MHzperformanceTruedual-portmemorySimpledual-portmemorySingle-portmemoryByteenableParitybitsShiftregisterFIFObufferROMMixedclockmodeTheCycloneembeddedmemoryconsistsofcolumnsofM4Kmemoryblocks.EachM4Kblockcanimplementvarioustypesofmemorywithorwithoutparity,includingtruedual-port,simpledual-port,andsingle-portRAM,ROM,andFIFObuffers.MemoryModesTrueDual-PortMemoryConfigurationM4Kblocksofferatruedual-portmodetosupportanycombinationoftwo-portoperations:tworeads,twowrites,oronereadandonewriteattwodifferentclockrequencies.Simpledual-portmemorysupportsasimultaneousreadandwrite.Single-portmemorysupportsnon-simultaneousreadsandwrites.ExamplesofCombiningEmbeddedMemoryLargerblocksofRAMarecreatedbycombiningmultipleEABs.Forexample,two256*16RAMblockscanbecombinedtoforma512*16RAMblock;two512*8blocksofRAMcanbecombinedtoforma512*16RAMblock.Thesetwoarenotsupportedfortruedual-portmodeM4KRAMBlockControlSignalsM4KRAMBlockLABRowInterfaceIOEStructureCyclonedeviceIOEscontainabidirectionalI/Obufferandthreeregistersforcompleteembeddedbidirectionalsingledataratetransfer.TheIOEcontainsoneinputregister,oneoutputregister,andoneoutputenableregister.Youcanusetheinputregistersforfastsetuptimesandoutputregistersforfastclock-to-outputtimes.Additionally,youcanusetheoutputenable(OE)registerforfastclock-to-outputenabletiming.ThereareuptothreeIOEsperrowI/OblockanduptothreeIOEspercolumnI/Oblock(columnI/Oblocksspantwocolumns)RowI/OBlockConnectiontotheInterconnectColumnI/OBlockConnectiontotheInterconnectFLEX10KLEOperatingModesThenormalmodeissuitableforgenerallogicapplicationsandwidedecodingfunctionsthatcantakeadvantageofacascadechain.Compilerautomaticallyselectsthecarry-inortheDATA3signalasoneoftheinputstotheLUT.Registerpacked:TheLUTandtheregisterintheLEcanbeusedindependently.Thearithmeticmodeofferstwo3-inputLUTsthatareidealforimplementingadders,accumulators,andcomparators.OneLUTcomputesa3-inputfunction;theothergeneratesacarryoutput.supportssimultaneoususeofthecascadechain.Theup/downcountermodeofferscounterenable,clockenable,synchronousup/downcontrol,anddataloadingoptions.Two3-inputLUTsareused:onegeneratesthecounterdata,andtheothergeneratesthefastcarrybit.A2-to-1multiplexerprovidessynchronousloadingDatacanalsobeloadedasynchronouslywiththeclearandpresetregistercontrolsignals,withoutusingtheLUTresourcesTheup/downcountermodeofferscounterenable,clockenable,synchronousclearcontrol,anddataloadingoptions.Theclearfunctionissubstitutedforthecascade-insignalintheup/downcountermode.Two3-inputLUTsareused:onegeneratesthecounterdata,theothergeneratesthefastcarrybit.Synchronousloadingisprovidedbya2-to-1multiplexer.TheoutputofthismultiplexerisANDedwithasynchronousclearsignal.xilinxSpartan-IISlices結(jié)構(gòu)xilinxSpartan-II芯片內(nèi)部結(jié)構(gòu)圖2.6xilinxSpartan-II的內(nèi)部結(jié)構(gòu)查找表結(jié)構(gòu)的FPGA邏輯實(shí)現(xiàn)舉例

這里，依舊以圖2.3所示電路圖為例，A,B,C,D由FPGA芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連到到LUT，LUT中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就實(shí)現(xiàn)了。該電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來實(shí)現(xiàn)。時鐘信號CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的時鐘專用通道，直接連接到觸發(fā)器的時鐘端。觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。這樣PLD就完成了圖2.3所示電路的功能。 這個電路是一個很簡單的例子，只需要一個LUT加上一個觸發(fā)器就可以完成。對于一個LUT無法完成的的電路，就需要通過進(jìn)位邏輯將多個單元相連，這樣FPGA就可以實(shí)現(xiàn)復(fù)雜的邏輯。

由于LUT主要適合SRAM工藝生產(chǎn)，所以目前大部分FPGA都是基于SRAM工藝的，而SRAM工藝的芯片在掉電后信息就會丟失，一定需要外加一片專用配置芯片，在上電的時候，由這個專用配置芯片把數(shù)據(jù)加載到FPGA中，然后FPGA就可以正常工作，由于配置時間很短，不會影響系統(tǒng)正常工作。也有少數(shù)FPGA采用反熔絲或Flash工藝，對這種FPGA，就不需要外加專用的配置芯片。FPGA器件介紹Cyclone?IIFPGA Altera推出的Cyclone?IIFPGA是Cyclone系列低成本FPGA中的最新產(chǎn)品。Altera采用相同的方法在盡可能小的裸片面積下構(gòu)建了CycloneII系列。CycloneIIFPGA系列提供了與其上一代產(chǎn)品相同的優(yōu)勢——一套用戶定義的功能、業(yè)界領(lǐng)先的性能、低功耗但具有更多的密度和功能，極大地降低了成本。CycloneII器件擴(kuò)展了低成本FPGA的密度，最多達(dá)68，416個邏輯單元（LE）和1.1M比特的嵌入式存儲器。

AlteraCyclone?II采用全銅層、低K值電介質(zhì)、1.2伏SRAM工藝設(shè)計(jì)，裸片尺寸被盡可能最小的優(yōu)化。采用300毫米晶圓，以TSMC（臺積電）成功的90nm工藝技術(shù)為基礎(chǔ)。這種工藝技術(shù)確保了快速有效性和低成本。通過使硅片面積最小化，CycloneII器件可以在單芯片上支持復(fù)雜的數(shù)字系統(tǒng)。 CycloneII器件提供了4,608到68,416個邏輯單元（LE），并具有一整套最佳的功能，包括嵌入式18比特x18比特乘法器、專用外部存儲器接口電路、4kbit嵌入式存儲器塊、鎖相環(huán)（PLL）和高速差分I/O能力。 CycloneII器件擴(kuò)展了FPGA在成本敏感性、大批量應(yīng)用領(lǐng)域的影響力，延續(xù)了第一代Cyclone器件系列的成功。表2.7CycloneIIFPGA簡介器件EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70邏輯單元4,6088,25618,75233,21650,52868,416M4KRAM塊

(4k比特+512校驗(yàn)比特)263652105129250總比特?cái)?shù)119,808165,888239,616483,840594,4321,152,000嵌入式18x18乘法器1318263586150PLLs224444最多用戶I/O管腳142182315475450622差分通道5877132205193262工程樣片提供日期(1)Q32005Q32005Q22005現(xiàn)在Q32005Q22005表2.8CycloneII器件封裝和最多用戶I/O管腳封裝尺寸

(mmxmm)EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70144-PinTQFP(1)

(16x16)8985

208-PinPQFP(2)

(30.6x30.6)142138(4)

256-PinFineLineBGA(3)

(17x17)(4)182152

484-PinFineLineBGA

(23x23)

315322294

672-PinFineLineBGA

(27x27)

475450422896-PinFineLineBGA

(31x31)

622表2.9CycloneIIFPGA的適用配置器件配置器件支持CycloneII器件EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70EPCS1X

EPCS4XXX

EPCS16XXXXXXEPCS64XXXXXX表2.10CycloneII特性一覽特性說明成本優(yōu)化的架構(gòu)CycloneII器件架構(gòu)為最低的成本而優(yōu)化，提供多達(dá)68,416個邏輯單元(LE)，密度超過第一代CycloneFPGA的3倍。CycloneIIFPGA內(nèi)部的邏輯資源可以用來實(shí)現(xiàn)復(fù)雜的應(yīng)用。工藝技術(shù)

CycloneIIFPGA在300毫米晶圓的基礎(chǔ)上，采用了TSMC領(lǐng)先的90nm低電介工藝技術(shù)而生產(chǎn)。嵌入式存儲器CycloneIIFPGA基于流行的M4K存儲器塊，提供多達(dá)1.1兆比特的嵌入式存儲器，可以支持配置為廣泛的操作模式，包括RAM、ROM、先入先出（FIFO）緩沖器以及單端口和雙端口模式。嵌入式乘法器CycloneIIFPGA提供最多150個18x18比特乘法器，是低成本數(shù)字信號處理（DSP）應(yīng)用的理想方案。這些乘法器可用于實(shí)現(xiàn)通用DSP功能，如有限沖擊響應(yīng)（FIR）濾波器、快速傅立葉變換、相關(guān)器、編/解碼器以及數(shù)控振蕩器（NCO）。外部存儲器接口CycloneII器件提供高級外部存儲器接口支持，允許開發(fā)人員集成外部單倍數(shù)據(jù)速率（SDR）、雙倍數(shù)據(jù)速率（DDR）、DDR2SDRAM器件以及第二代四倍數(shù)據(jù)速率（QDRII）SRAM器件，數(shù)據(jù)速率最高可達(dá)668Mbps。差分I/O支持CycloneII器件提供差分信號支持，包括LVDS、RSDS、mini-LVDS、LVPECL、SSTL和HSTLI/O標(biāo)準(zhǔn)。LVDS標(biāo)準(zhǔn)支持接收端最高805Mbps數(shù)據(jù)速率，發(fā)送端最高622Mbps。單端I/O支持CycloneII器件支持各種單端I/O標(biāo)準(zhǔn)，如當(dāng)前系統(tǒng)中常用的LVTTL、LVCMOS、SSTL、HSTL、PCI和PCI-X標(biāo)準(zhǔn)。接口和協(xié)議支持CycloneII器件支持串行總線和網(wǎng)絡(luò)接口（如PCI和PCI-X），快速訪問外部存儲器件，同時還支持大量通訊協(xié)議，包括以太網(wǎng)協(xié)議和通用接口。時鐘管理電路CycloneII器件支持最多達(dá)四個可編程鎖相環(huán)（PLL）和最多16個全局時鐘線，提供強(qiáng)大的時鐘管理和頻率合成能力，使系統(tǒng)性能最大化。這些PLL提供的高級特性包括頻率合成、可編程占空比、外部時鐘輸出、可編程帶寬、輸入時鐘擴(kuò)頻、鎖定探測以及支持差分輸入輸出時鐘信號。Nios?

II嵌入式處理器CycloneII器件的NiosII嵌入式處理器降低了成本，提高了靈活性，給低成本分立式微處理器提供了一個理想的替代方案。片內(nèi)匹配

CycloneIIFPGA支持驅(qū)動阻抗匹配和片內(nèi)串行終端匹配。片內(nèi)匹配消除了對外部電阻的需求，提高了信號完整性，簡化電路板設(shè)計(jì)。CycloneIIFPGA通過外部電阻還可支持并行匹配和差分匹配。熱插拔及上電順序

CycloneII器件提供強(qiáng)大的片內(nèi)熱插拔以及上電順序支持，確保器件正確操作不依賴上電順序。該特性同時實(shí)現(xiàn)了上電之前和上電過程中對器件和三態(tài)I/O緩沖的保護(hù)，使CycloneII器件成為多電壓系統(tǒng)以及具高可靠性和冗余需求的應(yīng)用的理想方案。循環(huán)冗余碼(CRC)CycloneII器件具有32比特CRC自動校驗(yàn)功能。內(nèi)置的CRC校驗(yàn)電路簡化了校驗(yàn)流程，只需在QuartusII軟件中單擊一下即可。這是FPGA中對付單事件干擾（SEU）問題最有效的解決方案。CycloneII與CycloneFPGA的差別CycloneIIFPGA提供比CycloneFPGA更新更先進(jìn)的特性。這些特性包括嵌入式乘法器、支持DDR2和QDRII存儲器件的外部存儲器接口、片內(nèi)串行匹配，以及支持更多的差分和單端I/O標(biāo)準(zhǔn)。串行配置器件CycloneII器件可以采用Altera的低成本串行配置器件進(jìn)行配置，這種串行配置器件最大可提供64兆比特的Flash存儲器。StratixII

StratixIIFPGA是基于Stratix器件系列的，采用嶄新的革新性邏輯結(jié)構(gòu)，能夠?qū)⒏嗟墓δ芊庋b到更小的面積內(nèi)，節(jié)省器件資源，大大地降低器件成本。新的邏輯結(jié)構(gòu)采用了90nm工藝技術(shù)，比第一代Stratix器件核心性能平均快50%，邏輯容量大兩倍，成本降低40%。支持高達(dá)500MHz的內(nèi)部時鐘頻率，典型設(shè)計(jì)的性能超過250MHz，這意味著現(xiàn)在可編程邏輯方案不僅能夠節(jié)省開發(fā)時間，而且能夠獲得快速的系統(tǒng)性能。 StratixII器件基于1.2V90nmSRAM工藝，具有從15,600至179400個等效邏輯單元和多達(dá)9Mbit的片內(nèi)RAM。StratixII器件內(nèi)高度優(yōu)化的數(shù)字信號處理塊（DSP）提供了384（18×18）個嵌入乘法器，其中帶專用動態(tài)相位調(diào)整（DPA）電路能支持高達(dá)1Gbps的源同步差分信號。StratixII器件也有專用串行/解串（SERDES）電路，支持LVDS和HyperTransport?差分I/O電氣標(biāo)準(zhǔn)，支持高速通信接口——包括10G以太網(wǎng)XSBI、SFI-4、SPI-4.2、HyperTransport、RapidIO?和UTOPIAIV標(biāo)準(zhǔn)。StratixIIFPGA系列擁有12個鎖相環(huán)（PLL）和16個全局時鐘網(wǎng)，能夠提供完整包括層次時鐘結(jié)構(gòu)在內(nèi)的時鐘管理方案。另外，StratixII器件還提供設(shè)計(jì)安全、片內(nèi)匹配和遠(yuǎn)程系統(tǒng)升級功能。表2.11StratixII器件簡介特性器件EP2S15EP2S30EP2S60EP2S90EP2S130EP2S180自適應(yīng)邏輯模塊（ALM）(1)6,24013,55224,17636,38453,01671,760等效邏輯單元（LE）(1)15,60033,88060,44090,960132,540179,400M512RAM塊（512Bit＋奇偶校驗(yàn)）104202329488699930M4KRAM塊（4Kbit＋奇偶校驗(yàn)）78144255408609768M-RAM塊（512Kbit＋奇偶校驗(yàn)）012469RAM總?cè)萘?19,3281,369,7282,544,1924,520,4486,747,8409,383,040DSP塊121636486396嵌入乘法器

(2)4864144192252384PLLs(3)6612121212最大用戶I/O管腳數(shù)3665007189021,1261,170工程樣片面市時間現(xiàn)在現(xiàn)在現(xiàn)在現(xiàn)在現(xiàn)在現(xiàn)在表2.12StratixII器件封裝和最大用戶I/O管腳數(shù)封裝尺寸

(mmxmm)器件EP2S15EP2S30EP2S60EP2S90EP2S130EP2S180484管腳FineLineBGA?

(23x23)342342334484管腳FineLineBGA

(27x27)308(1)672管腳FineLineBGA

(27x27)366500492780管腳FineLineBGA

(29x29)534(1)534(1)1,020管腳FineLineBGA

(33x33)7187587427421,508管腳FineLineBGA

(40x40)9021,1261,170表2.13Stratix

II功能一覽功能說明結(jié)構(gòu)性能和效率業(yè)內(nèi)最大的FPGA

StratixIIFPGA采用前沿的90nm技術(shù)構(gòu)建，能夠提供無與倫比的密度和邏輯效率。StratixII器件比相競爭FPGA多出5％的邏輯、50％的存儲器，DSP資源多出4倍，而用戶I/O多出21％。StratixII適用于迫切需要在ASIC下單之前對設(shè)計(jì)進(jìn)行驗(yàn)證的ASIC原型應(yīng)用。最快的FPGA性能數(shù)字信號處理（DSP）模塊和TriMatrix?存儲器等新的邏輯結(jié)構(gòu)、創(chuàng)新特性以及魯棒的軟件工具使Altera能夠提供有史以來業(yè)內(nèi)最快的FPGA。新的創(chuàng)新邏輯結(jié)構(gòu)StratixIIFPGA是創(chuàng)新邏輯體系結(jié)構(gòu)的產(chǎn)物，與前一代產(chǎn)品系列相比，其性能平均快出50％，而邏輯占用降低25％。Stratix

II及Stratix器件的差別Stratix

II架構(gòu)是業(yè)界最快的FPGA架構(gòu)，在極其成功的Stratix架構(gòu)之上提供了先進(jìn)的功能，而且還具有其它功能如新的邏輯結(jié)構(gòu)、帶動態(tài)相位調(diào)整（DPA）電路的源同步信號和采用配置比特流加密技術(shù)的設(shè)計(jì)安全技術(shù)。源同步信號、高I/O帶寬和高速接口StratixII器件中的源同步信號I/O標(biāo)準(zhǔn)Stratix

II器件具有152個接收機(jī)和156個發(fā)送機(jī)通道，支持高達(dá)1Gbps數(shù)據(jù)傳送速率的源同步信號。Stratix

IIDPA

Stratix

II器件具有嵌入DPA電路，消除了使用源同步信號技術(shù)長距離傳送信號時由偏移引發(fā)的相位對齊問題從而簡化了印刷電路板（PCB）布局。差分I/O支持

Stratix

IIFPGA支持高達(dá)1Gbps的高速差分I/O信號，滿足新興接口包括LVDS、LVPECL和HyperTransport?標(biāo)準(zhǔn)的高性能需求。Stratix

II器件中的單端I/O標(biāo)準(zhǔn)Stratix

II器件支持現(xiàn)今對系統(tǒng)需求很嚴(yán)格的大帶寬、單端I/O接口標(biāo)準(zhǔn)（SSTL、HSTL、PCI和PCI-X）的需求。源同步協(xié)議Stratix

II器件支持多種高速接口標(biāo)準(zhǔn)（SPI-4.2、SFI-4、10G以太網(wǎng)XSBI、HyperTransport、RapidIO?、NPSI以及UTOPIAIV)，具有高度的靈活性和快速的面市時間。設(shè)計(jì)安全Stratix

II器件中的設(shè)計(jì)安全性Stratix

II器件采用128位高級加密標(biāo)準(zhǔn)（AES）算法對配置比特流進(jìn)行加密，支持設(shè)計(jì)安全性。大存儲帶寬和高速外部存儲器接口Stratix

II器件中的TriMatrix存儲器Stratix

IIFPGA中的TriMatrix存儲器具有多達(dá)9Mbit的RAM。這種先進(jìn)的存儲結(jié)構(gòu)包括三種大小的嵌入存儲器塊――M512、M4K和M-RAM塊，可配置支持多種特性。Stratix

II器件中的外部存儲接口Stratix

II器件提供先進(jìn)的外部存儲接口，允許設(shè)計(jì)者將外部大容量SRAM和DRAM器件集成到復(fù)雜系統(tǒng)設(shè)計(jì)中，而不會降低數(shù)據(jù)存取的性能。高性能數(shù)字信號處理StratixIIDSP塊Stratix

II器件包括高性能的嵌入DSP塊，它能夠運(yùn)行在370MHz，并為DSP應(yīng)用進(jìn)行優(yōu)化。DSP塊消除了大計(jì)算量應(yīng)用中的性能瓶頸，提供可預(yù)測和可靠的性能，這樣既節(jié)省資源又不會損失性能。Stratix

II器件中的DSP性能Stratix

II器件具有比DSP處理器更大的數(shù)據(jù)處理能力，實(shí)現(xiàn)最大的系統(tǒng)性能。Stratix

II器件中的軟核乘法器Stratix

II器件提供了靈活實(shí)現(xiàn)的軟核處理器，它可以配置成不同的數(shù)據(jù)寬度和延遲。軟核乘法器除了提供DSP塊外還具有非常高的DSP吞吐量。系統(tǒng)時鐘管理Stratix

II時鐘管理電路每個Stratix

II器件具有多達(dá)16個高性能的低偏移全局時鐘，它可以用于高性能功能或全局控制信號。另外，每個區(qū)域八個本地（區(qū)域）時鐘將任何區(qū)域的時鐘總數(shù)增加至24個。這種高速時鐘網(wǎng)和充裕的PLL緊密配合，確保最復(fù)雜的設(shè)計(jì)能夠運(yùn)行在優(yōu)化性能和最小偏移的時鐘下。Stratix

II時鐘管理特性Stratix

II器件具有多達(dá)12個可編程PL，具有健全的時鐘管理和頻率合成能力，實(shí)現(xiàn)最大的系統(tǒng)性能。PLL具有高端功能，包括時鐘切換、PLL重配置、擴(kuò)頻時鐘、頻率綜合、可編程相位偏移、可編程延遲偏移、外部反饋和可編程帶寬。這些功能運(yùn)行設(shè)計(jì)者管理Stratix

II器件內(nèi)外的系統(tǒng)時序。片內(nèi)匹配Stratix

II器件中的片內(nèi)匹配Stratix

II器件具有串行和差分片內(nèi)匹配，使得印刷電路板（PCB）所需的外部電阻數(shù)量最少，從而簡化電路板布局。遠(yuǎn)程系統(tǒng)升級功能使用StratixIIFPGA遠(yuǎn)程升級系統(tǒng)Stratix

II器件具有遠(yuǎn)程系統(tǒng)升級功能，允許無差錯地從遠(yuǎn)程安全和可靠地升級系統(tǒng)。自動循環(huán)冗余碼（CRC）校驗(yàn)CRCStratixII器件具有自動的32位CRC校驗(yàn)。在Quartus?

II軟件中進(jìn)行簡單的單擊便可以設(shè)置、激活器件內(nèi)置的CRC校驗(yàn)器。這是單事件出錯（SEU）最具成本效益的FPGA解決方案。嵌入式軟核處理器Stratix

II器件和Nios?II處理器Stratix

II器件高級架構(gòu)特性結(jié)合NiosII嵌入處理器具有無與倫比的處理能力，滿足網(wǎng)絡(luò)、電信、DSP應(yīng)用、大容量存儲和其它高帶寬系統(tǒng)的需求。Stratix

II器件改善了最新NiosII處理器的整體系統(tǒng)性能。低成本批量成品器件HardCopy?II器件HardCopy系列已擴(kuò)展到支持StratixIIFPGA至HardCopyII結(jié)構(gòu)化ASIC的移植。HardCopyII結(jié)構(gòu)化ASIC可提供有保證的操作和業(yè)界標(biāo)準(zhǔn)工具流程支持，是業(yè)界最完整的ASIC解決方案。FPGA配置模式 FPGA加載方式隨著本身系列的不同略有變化，同時隨著各種不同的組合，如菊花鏈方式、CPU加載方式等也有所不同。序號加載方式適用范圍M2M1M0備注1MasterSerial主動串行模式Xc4000eXc4000x000M2M1M0均有50-100千歐上拉電阻2SlaveSerial從動串行模式Xc4000eXc4000x111M2M1M0均有50-100千歐上拉電阻3MasterParallelDown主動并行下行Xc4000eXc4000x110M2M1M0均有50-100千歐上拉電阻4MasterParallelUp主動并行上行Xc4000eXc4000x100M2M1M0均有50-100千歐上拉電阻5SynchPeripheral同步外圍模式Xc4000x011M2M1M0均有50-100千歐上拉電阻6AsynchPeripheral異步外圍模式Xc4000x101M2M1M0均有50-100千歐上拉電阻表2.14FPGA加載的標(biāo)準(zhǔn)模式主動串行模式（MasterSerial）：由FPGA提供時鐘，外部的PROM提供串行數(shù)據(jù)，F(xiàn)PGA通過單板上串行PROM加載。從動串行模式（SlaveSerial）：由外部提供同步的串行數(shù)據(jù)和時鐘，F(xiàn)PGA在CCLK的上升沿接受串行配置數(shù)據(jù)。主動并行模式（MasterParallel）：由FPGA提供變化的地址，可以從0000開始或從FFFF開始。從0000開始的叫主動并行上行計(jì)數(shù)模式，從FFFF開始的叫外部的主動并行下行計(jì)數(shù)模式，兩者沒有本質(zhì)上的區(qū)別，只為適應(yīng)不同場合，但模式選擇信號不同。同步外圍模式（SynchPeripheral）：指單板上的CPU提供數(shù)據(jù)和時鐘，以同步并口的方式對數(shù)據(jù)加載。異步外圍模式（AsynchPeripheral）：該模式的加載數(shù)據(jù)以字節(jié)的方式送給LCA，RDY/BUSY作為握手信號。同時，CPU無需提供CCLK時鐘，內(nèi)部振蕩器產(chǎn)生時鐘信號CCLK。菊花鏈方式：該方式配置是將所有器件的CCLK并聯(lián)，每一個FPGA的DOUT與下一個的FPGA的DIN相連。菊花鏈中的配置數(shù)據(jù)不是單個位流的簡單集合，可用PROMForMATTER工具來生成菊花鏈數(shù)據(jù)流。鏈?zhǔn)灼骷募墑e必須是最高的。當(dāng)鏈?zhǔn)灼骷捎弥鲃幽Ｊ綍r，起始地址為零；在其他模式中，起始地址視應(yīng)用程序的大小而定，可以緊跟在程序代碼之后。CPLD與FPGA的區(qū)別FPGA采用SRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。FPGA器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個CLB結(jié)合起來實(shí)現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。FPGA為細(xì)粒度結(jié)構(gòu)，CPLD為粗粒度結(jié)構(gòu)。FPGA內(nèi)部有豐富連線資源，CLB分塊較小，芯片的利用率較高。CPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件在每次編程時實(shí)現(xiàn)的邏輯功能一樣，但走的路線不同，因此延時不易控制，要求開發(fā)軟件允許工程師對關(guān)鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實(shí)現(xiàn)邏輯單元之間的互連。連續(xù)式互連結(jié)構(gòu)消除了分段式互連結(jié)構(gòu)在定時上的差異，并在邏輯單元之間提供快速且具有固定延時的通路。CPLD的延時較小。PLD/FPGA比較選擇 PLD分解組合邏輯的功能很強(qiáng)，一個宏單元就可以分解十幾個甚至20－30多個組合邏輯輸入。而FPGA的一個LUT只能處理4輸入的組合邏輯，因此，PLD適合用于設(shè)計(jì)譯碼等復(fù)雜組合邏輯。但FPGA的制造工藝確定了FPGA芯片中包含的LUT和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬，PLD一般只能做到512個邏輯單元，而且如果用芯片價格除以邏輯單元數(shù)量，F(xiàn)PGA的平均邏輯單元成本大大低于PLD。所以如果設(shè)計(jì)中使用到大量觸發(fā)器，例如設(shè)計(jì)一個復(fù)雜的時序邏輯，那么使用FPGA就是一個很好選擇。同時PLD擁有上電即可工作的特性，而大部分FPGA需要一個加載過程，所以，如果系統(tǒng)要可編程邏輯器件上電就要工作，那么就應(yīng)該選擇PLD。一般可編程器件選擇從系統(tǒng)設(shè)計(jì)的角度選擇目標(biāo)器件的基本原則電磁兼容設(shè)計(jì)的原則

能選用低速器件的不選擇高速器件，以降低成本，減少電磁干擾主流芯片原則

要盡量選擇廠家的主流推廣器件，以降低成本，縮短供貨周期多片系統(tǒng)原則

不一味追求單片化，可根據(jù)系統(tǒng)的實(shí)際情況適當(dāng)選擇多器件的結(jié)構(gòu)，以加快設(shè)計(jì)過程，提高系統(tǒng)穩(wěn)定性從器件資源的角度選擇目標(biāo)器件的原則器件的邏輯資源和系統(tǒng)的邏輯要求相匹配

特征單元評估法器件的I/O腳的數(shù)目滿足目標(biāo)系統(tǒng)的要求

專用功能腳

用戶功能腳

雙功能腳引腳的綁定原則1、盡量避免人為固定I/O引腳，除非是多