微型計算機(jī)存儲器接口技術(shù)

微型計算機(jī)存儲器接口技術(shù)第1頁，共71頁，2023年，2月20日，星期四5.1存儲器概述存儲器是微型計算機(jī)系統(tǒng)中用來存放程序和數(shù)據(jù)的基本單元或設(shè)備。一、存儲器的分類按存儲介質(zhì)分：半導(dǎo)體存儲器、磁介質(zhì)存儲器和光存儲器。按存儲器與cpu的耦合程度分：內(nèi)存和外存第2頁，共71頁，2023年，2月20日，星期四1.半導(dǎo)體存儲器的分類

a.雙極型存儲器; b.MOS型存儲器2.按存取方式分類（1）隨機(jī)存取存儲器RAM

a.靜態(tài)RAMb.動態(tài)RAM(一)半導(dǎo)體存儲器的分類及特點第3頁，共71頁，2023年，2月20日，星期四（2）只讀存儲器ROMa.掩模式ROM；b.熔煉式可編程的PROM，c.可用紫外線擦除、可編程的EPROM;d.可用電擦除、可編程的E2PROM等。e.閃速存儲器（FlashMemory）：簡稱閃存第4頁，共71頁，2023年，2月20日，星期四閃存：FlashMemory特點：非易失性存儲器，可在系統(tǒng)電可擦除和可重復(fù)編程閃速存儲器的技術(shù)分類：全球閃速存儲器的主要供應(yīng)商有AMD、ATMEL、Fujistu、Hitachi、Hyundai、Intel、Micron、Mitsubishi、Samsung、SST、SHARP、TOSHIBA，由于各自技術(shù)架構(gòu)的不同，分為幾大陣營。

NOR技術(shù)

NANDAND技術(shù)

由EEPROM派生的閃速存儲器第5頁，共71頁，2023年，2月20日，星期四3.按在微機(jī)系統(tǒng)中位置分類

第6頁，共71頁，2023年，2月20日，星期四1.存儲容量存儲容量是指存儲器所能存儲二進(jìn)制數(shù)碼的數(shù)量，存儲容量=存儲字?jǐn)?shù)(存儲單元數(shù))×存儲字長(每單元的比特數(shù))例如，某存儲芯片的容量為1024×4，即該芯片有1024個存儲單元，每個單元4位代碼。2.存取速度存取時間是指從啟動一次存儲器操作到完成該操作所經(jīng)歷的時間，也稱為訪問時間。 存取速度也可用存取周期或數(shù)據(jù)傳輸速率來描述.二、存儲器的主要性能指標(biāo)衡量半導(dǎo)體存儲器性能的主要指標(biāo)有存儲容量、存取速度、功耗和可靠性。第7頁，共71頁，2023年，2月20日，星期四3.功耗和體積功耗通常是指每個存儲元消耗功率的大小，單位為微瓦/位（μW/位）或者毫瓦/位（mW/位）體積和功耗越小越好.4.可靠性可靠性一般是指對電磁場及溫度變化等的抗干擾能力，一般平均無故障時間為數(shù)千小時以上。第8頁，共71頁，2023年，2月20日，星期四三、內(nèi)存的基本組成地址譯碼器存儲矩陣數(shù)據(jù)緩沖器012n-101m……控制邏輯…CSR/Wn位地址m位數(shù)據(jù)圖5.2存儲芯片組成示意圖第9頁，共71頁，2023年，2月20日，星期四①地址譯碼器：接收來自CPU的n位地址，經(jīng)譯碼后產(chǎn)生2n個地址選擇信號，實現(xiàn)對片內(nèi)存儲單元的選址。②控制邏輯電路：接收片選信號CS及來自CPU的讀/寫控制信號，形成芯片內(nèi)部控制信號，控制數(shù)據(jù)的讀出和寫入。③數(shù)據(jù)緩沖器：寄存來自CPU的寫入數(shù)據(jù)或從存儲體內(nèi)讀出的數(shù)據(jù)。④存儲體：是存儲芯片的主體，由基本存儲元按照一定的排列規(guī)律構(gòu)成。第10頁，共71頁，2023年，2月20日，星期四一、靜態(tài)RAM

RAM通常用來存儲當(dāng)前運行的程序和在程序運行過程中需要改動的數(shù)據(jù)。相對于DRAM,SRAM具有速度快，接口簡單、讀寫操作簡便等特點，但其存儲容量小，價格也偏高，故通常在多級存儲系統(tǒng)中被用于構(gòu)成cache存儲器。5.2隨機(jī)存儲器第11頁，共71頁，2023年，2月20日，星期四

常用的SRAM芯片有:Intel公司生產(chǎn)的2114、2128、6116、6264、62256等。如HY6116，HM62256，HM628128,等等容量:1K×4,1K×8,2K×8,K×8,…512K×8現(xiàn)以2114芯片為例對SRAM的芯片特性和接口方法進(jìn)行介紹。第12頁，共71頁，2023年，2月20日，星期四A5A0A2A1CS-192114……1810VCCA9I/O1A6A4A3A7A8I/O2I/O3WE-符號引腳名

A0~A9地址輸入

I/01~I/04數(shù)據(jù)輸入/輸出

CS-片選

WE-寫允許VCC、GND電源、地1.芯片特性

Intel2114是一種存儲容量為1K×4位，存取時間最大為450ns的SRAM芯片。如下圖：GND第13頁，共71頁，2023年，2月20日，星期四2.內(nèi)部結(jié)構(gòu)片選及讀／寫控制電路：用于實現(xiàn)對芯片的選擇及讀／寫控制存儲矩陣：Intel2114內(nèi)部共有4096個存儲電路，排成64×64的短陣形式地址譯碼器：輸入為10根線，采用兩級譯碼方式，其中6根用于行譯碼，4根用于列譯碼；I/O控制電路：分為輸入數(shù)據(jù)控制電路和列I／O電路，用于對信息的輸入／輸出進(jìn)行緩沖和控制；第14頁，共71頁，2023年，2月20日，星期四?A0~A7：地址信號的輸入引腳，用來分時接收CPU送來的8位行、列地址；

?RAS：行地址選通信號輸入引腳，低電平有效，兼作芯片選擇信號。當(dāng)為低電平時，表明芯片當(dāng)前接收的是行地址；?CAS：列地址選通信號輸入引腳，低電平有效，表明當(dāng)前正在接收的是列地址(此時應(yīng)保持為低電平)；?WE

：寫允許控制信號輸入引腳，當(dāng)其為低電平時，執(zhí)行寫操作；否則，執(zhí)行讀操作。?DIN：數(shù)據(jù)輸入引腳；?DOUT：數(shù)據(jù)輸出引腳；?VDD：十5V電源引腳；?Css：地；?N/C：未用引腳

NCDINWERASRASA0A1A2VDD182164DRAM……169VSSCASDOUTA6A3A4A5A7引腳排列圖二、DRAM1.芯片特性

Intel2164是一種存儲容量為64K×1位、最大存取時間為200ns、刷新時間間隔為2ms的DRAM芯片。第15頁，共71頁，2023年，2月20日，星期四2.Intel2164的內(nèi)部結(jié)構(gòu)第16頁，共71頁，2023年，2月20日，星期四2.接口方法

DRAM控制器一般由如下部分組成：①地址多路開關(guān)：由于要向DRAM芯片分時送出行地址和列地址，所以必須具有多路開關(guān)，把來自CPU的地址變成行地址和列地址分兩次送出。②刷新定時器：用來定時提供刷新請求。③刷新地址計數(shù)器：提供刷新的地址，每刷新一行，計數(shù)器自動加1，全部行刷新一遍后自動歸零，重復(fù)刷新過程。第17頁，共71頁，2023年，2月20日，星期四④仲裁電路：當(dāng)來自CPU的訪問存儲器請求和來自刷新定時器的刷新請求同時產(chǎn)生時，對二者的優(yōu)先權(quán)進(jìn)行裁定。⑤時序發(fā)生器：提供行地址選通信號RAS、列地址選通信號CAS和寫允許信號WE，以滿足對存儲器進(jìn)行訪問及對芯片進(jìn)行刷新的要求。第18頁，共71頁，2023年，2月20日，星期四CPU刷新定時器仲裁電路時序發(fā)生器刷新地址計數(shù)器地址多路開關(guān)DRAM讀/寫地址總線地址RASCASWRDRAM控制的邏輯框圖第19頁，共71頁，2023年，2月20日，星期四三、存儲器擴(kuò)展技術(shù)對于存儲體中存儲單元的排列方式，通常分為字結(jié)構(gòu)方式和位結(jié)構(gòu)方式兩種。字結(jié)構(gòu)方式：指芯片上所有的存儲元排列成不同的存儲單元，每個單元一個字，每個字的各位在同一芯片內(nèi)。如：1K*8位結(jié)構(gòu)方式：指芯片上所有的存儲元排列成不同的存儲單元，每個單元一位，即所有存儲元排列成不同字的同一位。如：8K*1第20頁，共71頁，2023年，2月20日，星期四例1

用1K×4的2114芯片構(gòu)成lKB的存儲器系統(tǒng)

分析：

由于每個芯片的容量為1K，故滿足存儲器系統(tǒng)的容量要求。但由于每個芯片只能提供4位數(shù)據(jù)，故需用2片這樣的芯片，它們分別提供4位數(shù)據(jù)至系統(tǒng)的數(shù)據(jù)總線，以滿足存儲器系統(tǒng)的字長要求。

第21頁，共71頁，2023年，2月20日，星期四設(shè)計要點：將每個芯片的10位地址線按引腳名稱一一并聯(lián)，按次序逐根接至系統(tǒng)地址總線的低10位。數(shù)據(jù)線則按芯片編號連接，1號芯片的4位數(shù)據(jù)線依次接至系統(tǒng)數(shù)據(jù)總線的D0-D3，2號芯片的4位數(shù)據(jù)線依次接至系統(tǒng)數(shù)據(jù)總線的D4-D7。兩個芯片的WE端并在一起后接至系統(tǒng)控制總線的存儲器寫信號（如CPU為8086/8088，也可由和／M或IO/的組合來承擔(dān)）。CS引腳也分別并聯(lián)后接至地址譯碼器的輸出，而地址譯碼器的輸入則由系統(tǒng)地址總線的高位來承擔(dān)。

第22頁，共71頁，2023年，2月20日，星期四當(dāng)存儲器工作時，系統(tǒng)根據(jù)高位地址的譯碼同時選中兩個芯片，而地址碼的低位也同時到達(dá)每一個芯片，從而選中它們的同一個單元。在讀/寫信號的作用下，兩個芯片的數(shù)據(jù)同時讀出，送上系統(tǒng)數(shù)據(jù)總線，產(chǎn)生一個字節(jié)的輸出，或者同時將來自數(shù)據(jù)總線上的字節(jié)數(shù)據(jù)寫入存儲器。

第23頁，共71頁，2023年，2月20日，星期四目前廣泛使用的典型EPROM芯片有Intel公司生產(chǎn)的2716、2732、2764、27128、27256、27512等;其容量分別為2K×8位至64K×8,512K×8位;封裝形式:前兩種為24腳雙列可直插式封裝，后幾種為28腳雙列直插式封裝。5.3只讀存儲器一、可擦除可編程的ROM第24頁，共71頁，2023年，2月20日，星期四CE/PGM1241213A7A1A0O0O1O3GND…VCCA8A9VPPOEA10O3O7…Intel2716芯片引腳排列圖1.芯片特性

Intel2716:容量為16K（2K×8位);存取時間:約450ns;單一的+5V電源。各引腳的功能如下：?

Al0~A0：地址信號輸入引腳，可尋址芯片的2K個存儲單元；?

O7~O0：雙向數(shù)據(jù)信號輸入輸出引腳；?

CE：片選信號輸入引腳，低電平有效，只有當(dāng)該引腳轉(zhuǎn)入低電平時，才能對相應(yīng)的芯片進(jìn)行操作；?

OE

：數(shù)據(jù)輸出允許控制信號引腳，輸入，低電平有效，用以允許數(shù)據(jù)輸出；?

Vcc：+5v電源，用于在線的讀操作；?

VPP：+25v電源，用于在專用裝置上進(jìn)行寫操作；?

GND：地。第25頁，共71頁，2023年，2月20日，星期四2.內(nèi)部結(jié)構(gòu)

存儲陣列：Intel2716存儲器芯片的存儲陣列由2K×8個帶有浮動?xùn)诺腗OS管構(gòu)成，共可保存2K×8位二進(jìn)制信息；?

X譯碼器：又稱為行譯碼器，可對7位行地址進(jìn)行譯碼；?

Y譯碼器：又稱為列譯碼器，可對4位列地址進(jìn)行譯碼；?

輸出允許、片選和編程邏輯：實現(xiàn)片選及控制信息的讀/寫；?

數(shù)據(jù)輸出緩沖器：實現(xiàn)對輸出數(shù)據(jù)的緩沖。為什么只需要11根地址線進(jìn)行片內(nèi)地址譯碼？第26頁，共71頁，2023年，2月20日，星期四3.接口方法Intel2716芯片與8位CPU的連接方法如下：①低位地址線、數(shù)據(jù)線直接相連；②工作電源VCC直接與+5V電源相連，編程電源通常由開關(guān)控制；③CE-和OE-信號分別由CPU高位地址總線和控制總線譯碼后產(chǎn)生，通常采用圖5.12所示的3種方法。第27頁，共71頁，2023年，2月20日，星期四

Intel2716芯片與CPU的連接方法A0~A10譯碼器A11~A15≥1A0~A102716CEM訪問RDOEDOUT（a）A0~A10譯碼器A11~A15A0~A102716CEOE≥1M訪問RDDOUT（b）RDA0~A10譯碼器A11~A15A0~A102716CEM訪問OEDOUT（c）第28頁，共71頁，2023年，2月20日，星期四4.接口舉例（1）要求用2716EPROM芯片為某8位微處理器設(shè)計一個16KB的ROM存儲器。已知該微處理器地址線為A0～A15，數(shù)據(jù)線為D0～D7，“允許訪存”控制信號為M，讀出控制信號為RD。畫出EPROM與CPU的連接框圖。第29頁，共71頁，2023年，2月20日，星期四（2）分析由于每個芯片的字長為8位，故滿足存儲器系統(tǒng)的字長要求。但由于每個芯片只能提供2K個存儲單元，故需用8片這樣的芯片，以滿足存儲器系統(tǒng)的容量要求。第30頁，共71頁，2023年，2月20日，星期四(3)設(shè)計要點

先將每個芯片的11位地址線按引腳名稱一一并聯(lián)，然后按次序逐根接至系統(tǒng)地址總線的低11位。將每個芯片的8位數(shù)據(jù)線依次接至系統(tǒng)數(shù)據(jù)總線的D0-D7。8個芯片的OE端并在一起后接至系統(tǒng)控制總線的存儲器讀信號它們的片選引腳分別接至地址譯碼器的不同輸出，地址譯碼器的輸入則由系統(tǒng)地址總線的高位來承擔(dān)。第31頁，共71頁，2023年，2月20日，星期四+5V圖5.13EPROM與CPU連接框圖74LS138G2A

G2BG1D0~D7A0~A10Y0CPUA11~A13MO0~O72716(2)OECEO0~O72716(1)OE

CEO0~O72716(8)OECE+5V+25VVPPVCC+5VGNDRDY1Y7………2k2k（4）實現(xiàn)當(dāng)存儲器工作時，根據(jù)高位地址的不同，系統(tǒng)通過譯碼器分別選中不同的芯片，低位地址碼則同時到達(dá)每一個芯片，選中它們的相應(yīng)單元。在讀信號的作用下，選中芯片的數(shù)據(jù)被讀出，送上系統(tǒng)數(shù)據(jù)總線，產(chǎn)生一個字節(jié)的輸出。

第32頁，共71頁，2023年，2月20日，星期四

EEPROM的讀寫操作與SRAM,EPROM基本相同，不過變成寫入的時間較長，寫入一個字節(jié)需1-5ms。在大量的內(nèi)容需要修改時，花費時間較多。因EEPROM是非易失存儲器，而且可以在線擦除和寫入，因而非常適合在嵌入式系統(tǒng)中用于一些偶爾需要修改的少量的參數(shù)。二、電可擦除可編程的ROM第33頁，共71頁，2023年，2月20日，星期四三、閃速存儲器1、閃存的組織結(jié)構(gòu)閃存有兩種組織結(jié)構(gòu)：按頁面組織和按區(qū)塊組織。按頁面組織：按頁面組織的閃存，其內(nèi)部有一頁緩存。閃存的存儲體按頁面組織，頁緩存的大小與存儲體的頁大小一致，速度快。按區(qū)塊組織：按區(qū)塊組織的閃存，提供字節(jié)、區(qū)塊和芯片擦除能力，編程較靈活。第34頁，共71頁，2023年，2月20日，星期四在微機(jī)系統(tǒng)中，CPU對存儲器進(jìn)行讀寫操作，首先要由地址總線給出地址信號，選擇要進(jìn)行讀/寫操作的存儲單元，然后通過控制總線發(fā)出相應(yīng)的讀/寫控制信號，最后才能在數(shù)據(jù)總線上進(jìn)行數(shù)據(jù)交換。所以，存儲器芯片與CPU之間的連接，實質(zhì)上就是其與系統(tǒng)總線的連接，包括：

?

地址線的連接；

?數(shù)據(jù)線的連接；

?

控制線的連接；在連接中要考慮的問題有以下幾個方面：5.4存儲器與CPU的連接第35頁，共71頁，2023年，2月20日，星期四一、存儲器接口應(yīng)考慮的幾個問題1.存儲器與CPU之間的時序配合

CPU在取址和存儲器讀或?qū)懖僮鲿r，是有固定時序的，用戶要根據(jù)這些來確定對存儲器存取速度的要求，或在存儲器已經(jīng)確定的情況下，考慮是否需要Tw周期，以及如何實現(xiàn)。第36頁，共71頁，2023年，2月20日，星期四2.CPU總線負(fù)載能力;在設(shè)計CPU芯片時，一般考慮其輸出線的直流負(fù)載能力，為帶一個TTL負(fù)載?，F(xiàn)在的存儲器一般都為MOS電路，直流負(fù)載很小，主要的負(fù)載是電容負(fù)載.

故在小型系統(tǒng)中，CPU是可以直接與存儲器相連的，而較大的系統(tǒng)中，若CPU的負(fù)載能力不能滿足要求，可以（就要考慮CPU能否帶得動，需要時就要加上緩沖器，）由緩沖器的輸出再帶負(fù)載。第37頁，共71頁，2023年，2月20日，星期四3.存儲芯片的選用：包括存儲器容量及存儲器空間的安排內(nèi)存通常分為RAM和ROM兩大部分，而RAM又分為系統(tǒng)區(qū)(即機(jī)器的監(jiān)控程序或操作系統(tǒng)占用的區(qū)域)和用戶區(qū)，用戶區(qū)又要分成數(shù)據(jù)區(qū)和程序區(qū)，ROM的分配也類似，所以內(nèi)存的地址分配是一個重要的問題。另外，目前生產(chǎn)的存儲器芯片，單片的容量仍然是有限的，通?？偸且稍S多片才能組成一個存儲器，這里就有一個如何產(chǎn)生片選信號的問題。芯片類型的選用芯片型號的選用第38頁，共71頁，2023年，2月20日，星期四4數(shù)據(jù)總線寬度數(shù)據(jù)總線寬度也是存儲器結(jié)構(gòu)的決定因素。如：對8位數(shù)據(jù)總線的系統(tǒng)，其存儲空間是一個存儲體，每個存儲單元存放1個字節(jié)，存儲芯片內(nèi)存儲器地址是連續(xù)的；對16位數(shù)據(jù)總線的系統(tǒng)，存儲空間被分為兩個存儲體，偶存儲體占用偶存儲空間，奇存儲體占用奇存儲空間，而每個存儲體地址空間是不連續(xù)的。第39頁，共71頁，2023年，2月20日，星期四二、存儲器地址譯碼方法1.片選控制的譯碼方法常用的片選控制譯碼方法有線選法、全譯碼法、部分譯碼法和混合譯碼法等。

存儲器的地址譯碼是任何存儲系統(tǒng)設(shè)計的核心，目的是保證CPU能對所有存儲單元實現(xiàn)正確尋址。存儲器的地址譯碼被分為片選控制譯碼和片內(nèi)地址譯碼兩部分。第40頁，共71頁，2023年，2月20日，星期四（1）1KBCS（2）1KBCS（3）1KBCS（3）1KBCS1111A10A11A13A12A0~A9圖5.4線選結(jié)構(gòu)示意圖（1）線選法當(dāng)存儲器容量不大，所使用的存儲芯片數(shù)量不多，而CPU尋址空間遠(yuǎn)遠(yuǎn)大于存儲器容量時，可用高位地址線直接作為存儲芯片的片選信號，每一根地址線選通一塊芯片，這種方法稱為線選法。第41頁，共71頁，2023年，2月20日，星期四優(yōu)點：連線簡單，片選控制無需專門的譯碼電路。缺點：（1）當(dāng)存在空閑地址線時，由于空閑地址線可隨意取值1或0，故將導(dǎo)致地址重疊。（2）整個存儲器地址分布不連續(xù)，使可尋址范圍減小。第42頁，共71頁，2023年，2月20日，星期四（2）全譯碼法

將低位地址總線直接與各芯片的地址線相連，高位地址總線全部經(jīng)譯碼后作為各芯片的片選信號。

8KB(2)CS

8KB(1)CS

8KB(8)CS

3-8譯碼器A0~A12A13~A15Y0Y1Y7…圖5.5全譯碼法結(jié)構(gòu)示意圖….第43頁，共71頁，2023年，2月20日，星期四全譯碼法可以提供對全存儲空間的尋址能力。當(dāng)存儲器容量小于可尋址的存儲空間時，可從譯碼器輸出線中選出連續(xù)的幾根作為片選控制，多余的空閑下來，以便需要時擴(kuò)充.優(yōu)點：存儲器的地址是連續(xù)的且唯一確定的，即無地址間斷和地址重疊。第44頁，共71頁，2023年，2月20日，星期四（3）部分譯碼法

將高位地址線中的一部分進(jìn)行譯碼，產(chǎn)生片選信號。常用于不需要全部地址空間的尋址能力，但采用線選法地址線又不夠用的情況。

8KB(2)CS

8KB(1)CS

8KB(3)CS

2-4譯碼器A0~A12A13~A14Y0Y1Y4…

8KB(4)CSA15(不參加譯碼）第45頁，共71頁，2023年，2月20日，星期四(4)混合譯碼法

將線選法與部分譯碼法相結(jié)合的一種方法。該法將用于片選控制的高位地址分為兩組，其中一組的地址采用部分譯碼法，經(jīng)譯碼后的每一個輸出作為一塊芯片的片選信號；另一組地址則采用線選法，每一位地址線作為一塊芯片的片選信號。第46頁，共71頁，2023年，2月20日，星期四

2KB(8)CS

2KB(1)CS

2KB(9)CS

3-8譯碼器A0~A10A11~A13Y0Y1Y7…

2KB(10)CSA15….11A14缺點：與線選法相同，存在地址重疊和地址不連續(xù)的問題。第47頁，共71頁，2023年，2月20日，星期四2、地址譯碼電路的設(shè)計

存儲器地址譯碼電路的設(shè)計一般遵循如下步驟：

①根據(jù)系統(tǒng)中實際存儲器容量，確定存儲器在整個尋址空間中的位置；②根據(jù)所選用存儲芯片的容量，畫出地址分配圖或列出地址分配表；③根據(jù)地址分配圖或分配表確定譯碼方法并畫出相應(yīng)的地址位圖；④選用合適器件，畫出譯碼電路圖。第48頁，共71頁，2023年，2月20日，星期四例1：某微機(jī)系統(tǒng)地址總線為16位，實際存儲器容量為16KB，ROM區(qū)和RAM區(qū)各占8KB。其中,ROM采用2KB的EPROM,RAM采用1KB的RAM,試設(shè)計譯碼電路.設(shè)計的一般步驟:①該系統(tǒng)的尋址空間最大為64KB，假定實際存儲器占用最低16KB的存儲空間，即地址為0000H~3FFFH。其中0000H~1FFFH為EPROM區(qū)，2000H~3FFFH為RAM區(qū)。第49頁，共71頁，2023年，2月20日，星期四2KB2KB2KB2KB1KB1KB1KB1KB1KB1KB1KB1KB0000H2000H3FFFH4000HROM區(qū)RAM區(qū)地址分配圖②根據(jù)所采用的存儲芯片容量，可畫出地址分配圖；確定地址分配表第50頁，共71頁，2023年，2月20日，星期四③確定譯碼方法并畫出相應(yīng)的地址位圖。EPROM（需要4片）:容量2K，需要11根地址線；RAM（需要8片）:容量1K，只需10根地址線。對于這類譯碼問題的解決方法：用各自的譯碼電路分別產(chǎn)生各自的片選信號；分兩次譯碼，即先按容量大的進(jìn)行一次譯碼，將一部分輸出作為大容量芯片的片選信號，另外一部分輸出則與其他相關(guān)地址一起進(jìn)行二次譯碼，產(chǎn)生小容量芯片的片選信號。第51頁，共71頁，2023年，2月20日，星期四Y0

(1)A1174LS138ABCG2AG2BG1A12A13A14A15+5V譯碼器≥1≥1≥1≥1≥1≥1≥1≥1Y4Y1Y2Y3Y5Y6Y71A10

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(12)4片EPROM8片RAM圖5.10片選控制譯碼電路圖④根據(jù)地址位圖，可考慮用3-8譯碼器完成一次譯碼，用適當(dāng)邏輯門完成二次譯碼第52頁，共71頁，2023年，2月20日，星期四三、存儲器與控制總線、數(shù)據(jù)總線的連接1.存儲器與控制總線的連接A.ROM：CS-片選和存儲器讀B.RAM：（1）CS作片選，WR控制讀寫；（2）用OE和WE分別控制讀、寫，CE控制芯片選通2.存儲器與數(shù)據(jù)總線的連接D0~D7, D0~D15第53頁，共71頁，2023年，2月20日，星期四5.5高速緩沖存儲器

一、問題的提出微機(jī)系統(tǒng)中的內(nèi)部存儲器通常采用動態(tài)RAM構(gòu)成，具有價格低，容量大的特點，但由于動態(tài)RAM采用MOS管電容的充放電原理來表示與存儲信息，其存取速度相對于CPU的信息處理速度來說較低。這就導(dǎo)致了兩者速度的不匹配，也就是說，慢速的存儲器限制了高速CPU的性能，影響了微機(jī)系統(tǒng)的運行速度，并限制了計算機(jī)性能的進(jìn)一步發(fā)揮和提高。高速緩沖存儲器就是在這種情況下產(chǎn)生的。

第54頁，共71頁，2023年，2月20日，星期四二、Cache-主存存儲結(jié)構(gòu)及其實現(xiàn)為了解決存儲器系統(tǒng)的容量、存取速度及單位成本之間的矛盾，可以采用Cache-主存存儲結(jié)構(gòu)，即在主存和CPU之間設(shè)置高速緩沖存儲器Cache，把正在執(zhí)行的指令代碼單元附近的一部分指令代碼或數(shù)據(jù)從主存裝入Cache中，供CPU在一段時間內(nèi)使用。

優(yōu)點：

1.Cache的讀寫速度幾乎能夠與CPU進(jìn)行匹配，所以微機(jī)系統(tǒng)的存取速度可以大大提高；2.Cache的容量相對主存來說并不是太大，所以整個存儲器系統(tǒng)的成本并沒有上升很多。第55頁，共71頁，2023年，2月20日，星期四CPU地址索引機(jī)構(gòu)置換控制器高速緩沖存儲器主存段（頁）地址高位地址低位地址地址總線數(shù)據(jù)總線圖5.21Cache結(jié)構(gòu)框圖高速緩沖存儲器用于存入要訪問的內(nèi)容，即當(dāng)前訪問最多程序代碼和數(shù)據(jù)；地址索引機(jī)構(gòu)中存放著與高速緩沖存儲器內(nèi)容相關(guān)的高位地址，當(dāng)訪問高速緩沖存儲器命中時，用來和地址總線上的低位地址一起形成訪問緩沖存儲器地址；而置換控制器則按照一定的置換算法控制高速緩沖存儲器中內(nèi)容的更新。第56頁，共71頁，2023年，2月20日，星期四四、Cache-主存存儲結(jié)構(gòu)的命中率

命中率指CPU所要訪問的信息在Cache中的比率，相應(yīng)地將所要訪問的信息不在Cache中的比率稱為失效率。Cache的命中率除了與Cache的容量有關(guān)外，還與地址映象的方式、替換策略、頁的大小等因素有關(guān)。

目前，Cache存儲器容量主要有256KB和512KB等。這些大容量的Cache存儲器，使CPU訪問Cache的命中率高達(dá)90％至99％，大大提高了CPU訪問數(shù)據(jù)的速度，提高了系統(tǒng)的性能。

第57頁，共71頁，2023年，2月20日，星期四五、兩級Cache-主存存儲結(jié)構(gòu)

CPU內(nèi)部的Cache與主機(jī)板上的Cache就形成兩級Cache結(jié)構(gòu)。CPU工作時，首先在第一級Cache(微處理器內(nèi)的Cache)中查找數(shù)據(jù)，如果找不到，則在第二級Cache(主機(jī)板上的Cache)中查找，若數(shù)據(jù)在第二級Cache中，Cache控制器在傳輸據(jù)的同時，修改第一級Cache；如果數(shù)據(jù)既不在第一級Cache也不在第二級Cache中，Cache控制器則從主存中獲取數(shù)據(jù)，同時將數(shù)據(jù)提供給CPU并修改兩級Cache。兩級Cache結(jié)構(gòu)，提高了命中率，加快了處理速度，使CPU對Cache的操作命中率高達(dá)98％以上。第58頁，共71頁，2023年，2月20日，星期四六、Cache的基本操作1．讀操作當(dāng)CPU發(fā)出讀操作命令時，要根據(jù)它產(chǎn)生的主存地址分兩種情形：一種是需要的數(shù)據(jù)已在Cache存儲器中，那么只需直接訪問Cache存儲器，從對應(yīng)單元中讀取信息到數(shù)據(jù)總線；另一種是所需要的數(shù)據(jù)尚未裝入Cache存儲器，CPU在從主存讀取信息的同時，由Cache替換部件把該地址所在的那塊存儲內(nèi)容從主存拷貝到Cache中。第59頁，共71頁，2023年，2月20日，星期四2．寫操作當(dāng)CPU發(fā)出寫操作命令時，也要根據(jù)它產(chǎn)生的主存地址分兩種情形：其一，命中時，不但要把新的內(nèi)容寫入Cache存儲器中，必須同時寫入主存，使主存和Cache內(nèi)容同時修改，保證主存和副本內(nèi)容一致，這種方法稱寫直達(dá)法或稱通過式寫(Write-through，簡稱通寫法);另一種方法是，先不更新主存，而是在Cache中做以標(biāo)記，當(dāng)該頁被淘汰時，再把該頁寫回主存。其二，未命中時，許多微機(jī)系統(tǒng)只向主存寫入信息，而不必同時把這個地址單元所在的主存中的整塊內(nèi)容調(diào)入Cache存儲器。第60