六+時序邏輯電路知識要點

第五章觸發(fā)器知識要點一、 觸發(fā)器：能儲存一位二進制信號的單元二、 各類觸發(fā)器邏輯符號、特性表、轉換圖和特性方程SR：Qn+1=S+RQnSR=0JK：Qn+1=JQn+KQnD：Qn+1=DT：Qn+1=TQn+TQnT'：Qn+1=Qn三、 各類觸發(fā)器動作特點及波形圖畫法SR鎖存器（基本RS觸發(fā)器）：SD、RD每一變化對輸出均產(chǎn)生影響SR觸發(fā)器（時鐘控制RS觸發(fā)器）：在CP高電平期間R、S變化對輸出有影響主從JK觸發(fā)器：在CP=1期間，主觸發(fā)器狀態(tài)隨R、S變化。CP下降沿，從觸發(fā)器按主觸發(fā)器狀態(tài)翻轉。在CP=1期間，JK一次變化現(xiàn)象。邊沿觸發(fā)器：觸發(fā)器的次態(tài)僅取決于CP（上升沿/下降沿）到達時輸入信號狀態(tài)。四、 觸發(fā)器轉換D觸發(fā)器和JK觸發(fā)器轉換成T和T'蟲發(fā)器JK觸發(fā)器轉換成SR觸發(fā)器和T觸發(fā)器六時序邏輯電路知識要點一、 時序邏輯電路的組成特點：任一時刻的輸出信號不僅取決于該時刻的輸入信號，還和電路原狀態(tài)有關。時序邏輯電路由組合邏輯電路和存儲電路組成。二、 同步時序邏輯電路的分析方法（按步驟解題）邏輯圖一寫出驅動方程一寫出狀態(tài)方程一寫出輸出方程一畫出狀態(tài)轉換圖三、 典型時序邏輯電路數(shù)值寄存器及移位寄存器。多用D觸發(fā)器,74LS194用T觸發(fā)器構成的計數(shù)器。構成加法計數(shù)器:低位每次翻轉，高位當?shù)臀蝗珵?時翻轉構成減法計數(shù)器：低位每次翻轉，高位當?shù)臀蝗珵?時翻轉兩種控制方式：控制CLK信號；控制T輸入端。集成計數(shù)器（掌握邏輯符號、功能表，清零和置數(shù)的方式）4位同步二進制計數(shù)器74LS161:異步清0（低電平），同步置數(shù)，CP上升沿計數(shù)，4位同步十進制計數(shù)器74LS160:同74LS161同步十六進制加/減計數(shù)器74LS191:無清0端，只有異步預置端，功能表雙時鐘同步十六進制加減計數(shù)器74LS193：有二個時鐘CPU，CPD，異步置0（H）,異步預置（L）四、 時序邏輯電路的設計（按步驟解題）1．用觸發(fā)器組成同步計數(shù)器的設計方法及設計步驟邏輯抽象一狀態(tài)轉換圖一畫出次態(tài)以及各輸出的卡諾圖一利用卡諾圖求狀態(tài)方程和驅動方程、輸出方程一檢查自啟動（如不能自啟動則應修改邏輯）一畫邏輯圖2．用集成計數(shù)器組成任意進制計數(shù)器的方法置0法：如果集成計數(shù)器有清零端，則可控制清零端來改變計數(shù)長度。如果是異步清零端，則M進制計數(shù)器可用第M個狀態(tài)譯碼產(chǎn)生控制信號控制清零端，如果是同步清零，則用第M-1個狀態(tài)譯碼產(chǎn)生控制信號，產(chǎn)生控制信號時應注意清零端時高電平還是低電平。置數(shù)法：控制預置端來改變計數(shù)長度。（預置數(shù)為0000）如果異步預置，則用第M個狀態(tài)譯碼產(chǎn)生控制信號如果同步預置，則用第M-1個狀態(tài)譯碼產(chǎn)生控制信號，也應注意預置端是高電平還是低電平。多片級聯(lián)時進位信號產(chǎn)生：有串行進位和并行進位二種方法第六章時序邏輯電路一、填空題TOC\o"1-5"\h\z1、時序邏輯電路任何時刻的輸出信號不僅取決于 ，而且還取決于 。2、時序邏輯電路邏輯功能的表示方法有 和 四種。3、進行時序邏輯電路的分析時，需要列出邏輯電路的一些方程式，這些方程式包括 、 、 和 。4、 用來記憶和統(tǒng)計輸入CP脈沖個數(shù)的電路，稱為 5、用以存放二進制代碼的電路稱為 。6、具有存放數(shù)碼和使數(shù)碼逐位右移或左移的電路稱為 。二、判斷題1、 時序邏輯電路的特點是在任何時刻的輸出不僅和輸入有關，而且還取決于電路原來的狀態(tài)。（）2、 時序邏輯電路由存儲電路和觸發(fā)器兩部分組成。（）3、 為了記憶電路的狀態(tài)，時序電路必須包含存儲電路，存儲電路通常以觸發(fā)器為基本單元電路組成。（）

4、 計數(shù)器能夠記憶輸入CP脈沖的最大數(shù)目，叫做這個計數(shù)器的長度，也稱為計數(shù)器的“?！?)5、 同步時序電路和異步時序電路的最主要區(qū)別是，前者沒有CP脈沖，后者有CP脈沖。()6、 同步時序電路和異步時序電路的最主要區(qū)別是，前者的所有觸發(fā)器受同一時鐘脈沖控制，后者的各觸發(fā)器受不同的時鐘脈沖控制。()7、 時序電路的邏輯功能可用邏輯圖、邏輯表達式、狀態(tài)表、卡諾圖、狀態(tài)圖和時序圖等方法來描述，它們在本質上是相通的，可以互相轉換。()8、 當時序邏輯電路進入無效狀態(tài)后，若能自動返回有效工作狀態(tài)，該電路能自啟動。()9、 74LS163是集成4位二進制(十六進制)同步加法計數(shù)器。()三、選擇題1、時序邏輯電路中一定包含()A、觸發(fā)器B、編碼器C、移位寄存器D、譯碼器2、 時序電路某一時刻的輸出狀態(tài)，與該時刻之前的輸入信號()A、有關B、無關C、有時有關，有時無關D、以上都不對3、 用n個觸發(fā)器構成計數(shù)器，可得到的最大計數(shù)長度為()A、B、2nC、A、B、2nC、n2D、2n4、 同步時序邏輯電路和異步時序邏輯電路比較，其差異在于后者()A、沒有觸發(fā)器B、沒有統(tǒng)一的時鐘脈沖控制C、沒有穩(wěn)定狀態(tài)D、輸出只與內部狀態(tài)有關5、 一位8421BCD計數(shù)器，至少需要()個觸發(fā)器。A、3 B、4 C、5 D、106、 經(jīng)過有限個CP,可由任意一個無效狀態(tài)進入有效狀態(tài)的計數(shù)器是()自啟動的計數(shù)器。A、能 B、不能 C、不一定能D、以上都不對7、 構成數(shù)碼寄存器和移位寄存器的觸發(fā)器，其邏輯功能一定為()A、JK觸發(fā)器B、D觸發(fā)器C、基本RS觸發(fā)器 D、T觸發(fā)器8、要想把串行數(shù)據(jù)轉換成并行數(shù)據(jù)，應選()。A、并行輸入串行輸出方式 B、串行輸入串行輸出方式C、串行輸入并行輸出方式9、 寄存器在電路組成上的特點是()A、C、串行輸入并行輸出方式9、 寄存器在電路組成上的特點是()A、有CP輸入端，無數(shù)碼輸入端。C、無CP輸入端，有數(shù)碼輸入端。10、 通常寄存器應具有()功能。A、存數(shù)和取數(shù)B、清零和置數(shù)三、分析計算題D、并行輸入并行輸出方式B、有CP輸入端和數(shù)碼輸入端。D、無CP輸入端和數(shù)碼輸入端。C、A和B都有D、只有存數(shù)、取數(shù)和清零，沒有置數(shù)。1、分析圖示時序邏輯電路。2、 用JK觸發(fā)器設計一個4位二進制加法計數(shù)器3、 用74LS161構成一個十二進制計數(shù)器。4、 用集成計數(shù)器74160和與非門組成的6進制計數(shù)器。第七和八章知識要點一、半導體存儲器的分類及功能（了解）從功能上分"掩模ROMROWPROM.EPRQMEPROMHASHMEMORYC靜態(tài)RAM〔SRAM）ram]l動態(tài)RAM（DRAM）二、半導體存儲器結構（了解）ROM、RAM結構框圖以及兩者差異三、 RAM存儲器容量擴展位擴展：增加數(shù)據(jù)位數(shù)字擴展：增加存儲單元四、 可編程器件（了解）低密度：PROMPLAPALGAL高密度：EPLDCPLDFPGA簡單的PLD的結構：與或陣列PROM——與陣列固定，或陣列可編程PLA――