數(shù)字電子技術(shù)（廣東工業(yè)大學(xué)）智慧樹知到答案章節(jié)測試2023年

緒論單元測試世界上第一塊集成電路芯片誕生于1947年。（

）

A:錯

B:對

答案:A第一章測試4位二進制數(shù)的最大數(shù)是1111B（

）

A:對

B:錯

答案:A4位八進制數(shù)的最大數(shù)是8888O（

）

A:錯

B:對

答案:A4位十六進制數(shù)的最大數(shù)是FFFFH（

）

A:對

B:錯

答案:A與4位二進制數(shù)的最大值等值的十進制數(shù)是15（

）

A:錯

B:對

答案:B與4位八進制數(shù)的最大值等值的十進制數(shù)是4038（

）

A:對

B:錯

答案:B與4位十六進制數(shù)的最大值等值的十進制數(shù)為65535（

）

A:錯

B:對

答案:B二進制數(shù)(1011.11)2的十進制數(shù)是11.3（

）

A:錯

B:對

答案:A十進制數(shù)(26.335)10轉(zhuǎn)換成二進制數(shù)是=(11010.011)2（

）

A:錯

B:對

答案:A(000101010000)8421BCD是(150)10也是(96)16（

）

A:錯

B:對

答案:B用BCD碼表示十進制數(shù)(36)10=(00110111)8421BCD（

）

A:對

B:錯

答案:B第二章測試兩個變量的異或運算和同或運算之間是反邏輯的關(guān)系。（

）

A:錯

B:對

答案:B代入定理中對代入邏輯式的形式和復(fù)雜程度有限制。（

）

A:對

B:錯

答案:B將一個約束項寫人邏輯函數(shù)式或不寫入邏輯函數(shù)式,對函數(shù)的輸出有影響。（

）

A:對

B:錯

答案:B將一個任意項寫人邏輯函數(shù)式或不寫入邏輯函數(shù)式,對函數(shù)的輸出無影響。（

）

A:對

B:錯

答案:A去掉無關(guān)項才能得到更簡單的邏輯函數(shù)化簡結(jié)果。（

）

A:錯

B:對

答案:A邏輯運算是邏輯變量與及常量之間邏輯的算術(shù)運算，是數(shù)量之間的運算。（

）

A:對

B:錯

答案:B在邏輯代數(shù)中交換律和普通代數(shù)的運算規(guī)則是相同的。（

）

A:錯

B:對

答案:B在邏輯代數(shù)中互補律和普通代數(shù)的運算規(guī)則是相同的。（

）

A:對

B:錯

答案:B反演定理是對任一邏輯式Y(jié)，若將式中與或互換、01互換，可以得到Y(jié)’。（

）

A:對

B:錯

答案:B邏輯代數(shù)是一個封閉的代數(shù)系統(tǒng)，它由一個邏輯變量集，常量0和1以及“與”、“或”、“非”三種基本運算所構(gòu)成。（

）

A:錯

B:對

答案:B第三章測試多個二極管門電路可以串聯(lián)使用。（

）

A:對

B:錯

答案:BCMOS反相器輸出的高、低電平值與負載電流無關(guān)。（

）

A:錯

B:對

答案:AOC和OD門在使用時其輸出端必須外接上拉電阻和電源。（

）

A:錯

B:對

答案:B任何輸出結(jié)構(gòu)的邏輯門輸出端并聯(lián)時都能實現(xiàn)“線與”邏輯。（

）

A:對

B:錯

答案:BCMOS傳輸門的輸出端和輸入端是不能互換的。（

）

A:錯

B:對

答案:ATTL反相器的輸入端懸空時相當(dāng)于接入低電平。（

）

A:錯

B:對

答案:A三態(tài)輸出緩沖器的用途不包括有以下幾種：（

）

A:線與邏輯

B:電平變換

C:雙向模擬開關(guān)

D:數(shù)據(jù)雙向傳輸

E:總線結(jié)構(gòu)

答案:BCOC和OD門不可以實現(xiàn)的功能是：（

）

A:數(shù)據(jù)雙向傳輸

B:電平變換

C:線與邏輯

D:雙向模擬開關(guān)

E:總線結(jié)構(gòu)

答案:ADE圖中電路由TTL邏輯門構(gòu)成，輸出端的邏輯電平是：（

）

A:高阻態(tài)

B:低電平

C:高電平

D:不確定

答案:B圖中電路由CMOS邏輯門構(gòu)成，輸出端的邏輯電平是：(

)

A:高阻態(tài)

B:不確定

C:高電平

D:低電平

答案:C第四章測試在二—十進制譯碼器中，未使用的輸入編碼應(yīng)做約束項處理。（

）

A:對

B:錯

答案:A普通編碼器在任何時刻只能對一個輸入信號進行編碼。（

）

A:錯

B:對

答案:B優(yōu)先編碼器的輸入信號是相互排斥的，不容許多個編碼信號同時有效。（

）

A:錯

B:對

答案:A編碼和譯碼是互逆的過程。（

）

A:對

B:錯

答案:A共陰發(fā)光二極管數(shù)碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅(qū)動。（

）

A:對

B:錯

答案:A3位二進制編碼器是3位輸入、8位輸出。（

）

A:錯

B:對

答案:A組合邏輯電路的特點是：任何時刻電路的穩(wěn)定輸出，僅僅取決于該時刻各個輸入變量的取值，與電路原來的狀態(tài)無關(guān)。（

）

A:對

B:錯

答案:A半加器與全加器的區(qū)別在于半加器無進位輸出，而全加器有進位輸出。（

）

A:對

B:錯

答案:B串行進位加法器的優(yōu)點是電路簡單、連接方便，而且運算速度快。（

）

A:錯

B:對

答案:A二進制譯碼器的每一個輸出信號就是輸入變量的一個最小項。（

）

A:對

B:錯

答案:A第五章測試判斷題觸發(fā)器的狀態(tài)通常指輸出端Q的狀態(tài)（

）。

A:對

B:錯

答案:A由或非門構(gòu)成的SR鎖存器，在S=1，R=0時，鎖存器的輸出狀態(tài)為“0”（

）。

A:對

B:錯

答案:B電平觸發(fā)的觸發(fā)器存在“空翻”現(xiàn)象（

）。

A:錯

B:對

答案:B時序邏輯電路的輸出僅取決于當(dāng)時的輸入信號，與電路原來的狀態(tài)無關(guān)（

）。

A:錯

B:對

答案:A存儲8位二進制信息需要8個觸發(fā)器（

）。

A:錯

B:對

答案:B若某時序邏輯電路的狀態(tài)轉(zhuǎn)換圖中沒有無效狀態(tài)，則不存在自啟動問題（

）。

A:錯

B:對

答案:B由或非門構(gòu)成的SR鎖存器，當(dāng)（

）時，鎖存器的輸出保持原狀態(tài)不變。

A:S=0，R=0

B:S=0，R=1

C:S=1，R=1

D:S=1，R=0

答案:A觸發(fā)器圖形符號中，C1前面的“>”表示（

）。

A:脈沖觸發(fā)

B:低電平有效輸入

C:高電平有效輸入

D:邊沿觸發(fā)

答案:DT觸發(fā)器的特性方程是（

）。

A:

B:

C:

D:

答案:D四種觸發(fā)器中，有約束條件的是（

）。

A:D觸發(fā)器

B:T觸發(fā)器

C:SR觸發(fā)器

D:JK觸發(fā)器

答案:C下列電路中，（

）不是時序邏輯電路。

A:計數(shù)器

B:觸發(fā)器

C:移位寄存器

D:譯碼器

答案:D要構(gòu)成1位十進制計數(shù)器，至少需要（

）觸發(fā)器。

A:10個

B:2個

C:4個

D:8個

答案:C對十進制加法計數(shù)器74160，假設(shè)初始狀態(tài)為0000，當(dāng)輸入15個計數(shù)脈沖后，輸出狀態(tài)為（

）。

A:1111

B:0101

C:1010

D:1011

答案:B對四位二進制加法計數(shù)器74161，假設(shè)初始狀態(tài)為0000，當(dāng)輸入10個計數(shù)脈沖后，輸出狀態(tài)為（

）。

A:0000

B:1010

C:1111

D:1011

答案:A對扭環(huán)形計數(shù)器，假設(shè)初始狀態(tài)為0000，當(dāng)輸入5個計數(shù)脈沖后，輸出狀態(tài)為（

）。

A:0011

B:1111

C:1100

D:0111

答案:D第六章測試從SRAM中讀出數(shù)據(jù)以后，原來存儲的數(shù)據(jù)保持不變。（

）

A:對

B:錯

答案:A一個SRAM有10位地址線、8位數(shù)據(jù)線，這它的存儲容量1MB。（

）

A:對

B:錯

答案:B執(zhí)行讀出操作以后，DRAM存儲單元中的數(shù)據(jù)會被破壞。（

）

A:對

B:錯

答案:B既然閃存能夠擦除后重寫，不能把它歸類到只讀存儲器當(dāng)中。（

）

A:對

B:錯

答案:B若存儲器的容量為1024×8位，則地址代碼應(yīng)取8位。（

）

A:對

B:錯

答案:BCPLD是基于E2PRAM和乘積項的結(jié)構(gòu)原理。（

）

A:對

B:錯

答案:AFPGA是基于SRAM和查找表LUT的結(jié)構(gòu)原理。（

）

A:對

B:錯

答案:AMultisim具有較為詳細的電路分析功能，用于設(shè)計、測試和仿真各種電子電路。（

）

A:對

B:錯

答案:A

QuartusⅡ和Vivado不是為FPGA／CPLD芯片設(shè)計的集成化專用開發(fā)工具。（

）

A:對

B:錯

答案:B基于QuartusⅡ的開發(fā)流程主要包含：設(shè)計輸入，綜合、適配、約束、時序分析、仿真和下載等。（

）

A:錯

B:對

答案:B第七章測試多諧振蕩電路屬于脈沖波形產(chǎn)生電路

（

）

A:對

B:錯

答案:A施密特觸發(fā)電路的回差電壓越大，電路的抗干擾能力越強

（

）

A:對

B:錯

答案:B觸發(fā)信號決定了單穩(wěn)態(tài)電路的暫穩(wěn)態(tài)的停留時長（

）

A:錯

B:對

答案:A多諧振蕩器有一個穩(wěn)態(tài)和一個暫穩(wěn)態(tài)

(

)

A:對

B:錯

答案:B555計時器可以連接成壓控多諧振蕩器

（

）

A:錯

B:對

答案:B555定時器有清零端

(

)

A:錯

B:對

答案:B單穩(wěn)態(tài)觸發(fā)電路在無觸發(fā)信號時處于暫穩(wěn)態(tài)

（

）

A:對

B:錯

答案:B由555定時器接成單穩(wěn)態(tài)電路，其脈沖寬度主要取決于555定時器的類型（

）

A:對

B:錯

答案:B555定時器的輸入，輸出

為高電平

（

）

A:對

B:錯

答案:A將555定時器接成多諧振蕩電路，應(yīng)通過管腳2將反相輸出接回輸入端（

）

A:錯

B:對

答案:A第八章測試A/D轉(zhuǎn)換的一般步驟包括取樣、保持、量化及編碼4個過程。（

）

A:對

B:錯

答案:A香農(nóng)采樣定理：當(dāng)采樣頻率Fs不小于輸入模擬信號頻譜中最高頻率Fmax的兩倍時，采樣信號可以不失真地恢復(fù)原模擬信號。（

）

A:對

B:錯

答案:B兩個量化電平之間的差值稱為量化單位Δ，

。（

）

A:對

B:錯

答案:ADAC的轉(zhuǎn)換精度用轉(zhuǎn)換速度和轉(zhuǎn)換誤差來描述。（

）

A:對

B:錯

答案:BDAC轉(zhuǎn)換器的轉(zhuǎn)換誤差是實際輸出模擬電壓與理想輸出模擬電壓間的最大誤差。（

）

A:錯

B:對

答案:B一般產(chǎn)品說明書中給出的ADC建立時間tset是從全0變?yōu)槿?時的建立時間。（

）

A:對

B:錯

答案:ADAC的分辨率用于表征D/A轉(zhuǎn)換器對輸入模擬量變化的敏感程度。（

）

A:對

B:錯