網(wǎng)盤非配套參考程序verilog實(shí)例

EDA技術(shù)VerilogHDL數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例etoFPGAWorld組合邏輯電路實(shí)例（一）moduledecoder_38(out,in);output[7:0]out;input[2:0]in;reg[7:0]out;always@(in)begincase(in)3'd0:out=8'b11111110;3'd1:out=8'b11111101;3'd2:out=8'b11111011;3'd3:out=8'b11110111;3'd4:out=8'b11101111;3'd5:out=8'b11011111;3'd6:out=8'b10111111;3'd7:out=8'b01111111;endcaseendendmodule3-8譯碼器組合邏輯電路實(shí)例（二）多路器方案一modulemux1(out,a,b,sel);outputout;inputa,b,sel;assignout=sel?a:b;endmodulemodulemux2(out,a,b,sel)outputout;inputa,b,sel;regout;//用電平觸發(fā)的always塊來設(shè)計(jì)多路器的組合邏輯

always@(aorborsel)begin/*檢查輸入信號(hào)sel的值，如為1，輸出out為a,如為0，輸出out為b*/case(sel)1’b1:out=a;1’b0:out=b;default:out=1’bx;endcaseendendmodule組合邏輯電路實(shí)例（二）多路器方案二modulemux3(out,a,b,sel);outputout;inputa,b,sel;regout;always@(aorborsel)beginif(sel)out=a;elseout=b;endendmodule組合邏輯電路實(shí)例（二）多路器方案三時(shí)序邏輯電路實(shí)例（一）moduleDFF(Q,D,CLK);outputQ;inputD,CLK;regQ;always@(posedgeCLK)beginQ<=D;endendmodule基本D觸發(fā)器時(shí)序邏輯電路實(shí)例（一）異步清零，異步置位D觸發(fā)器moduleDFF1(q,qn,d,clk,set,reset);inputd,clk,set,reset;outputq,qn;regq,qn;always@(posedgeclkornegedgesetornegedgereset)beginif(!reset)beginq<=0;//異步清0，低電平有效

qn<=1;endelseif(!set)beginq<=1;//異步置1，低電平有效

qn<=0;endelsebeginq<=d;qn<=~d;endendendmodule時(shí)序邏輯電路實(shí)例（一）異步清零，異步置位D觸發(fā)器時(shí)序邏輯電路實(shí)例（二）同步清零，同步置位D觸發(fā)器moduleDFF2(q,qn,d,clk,set,reset);inputd,clk,set,reset;outputq,qn;regq,qn;always@(posedgeclk)beginif(reset)beginq<=0;qn<=1;//同步清0，高電平有效

end時(shí)序邏輯電路實(shí)例（二）同步清零，同步置位D觸發(fā)器elseif(set)beginq<=1;qn<=0;//同步置1，高電平有效

endelsebeginq<=d;qn<=~d;endendendmodule時(shí)序邏輯電路實(shí)例（三）異步清零，異步置位JK觸發(fā)器moduleJK_FF(CLK,J,K,Q,RS,SET);inputCLK,J,K,SET,RS;outputQ;regQ;always@(posedgeCLKornegedgeRSornegedgeSET)beginif(!RS)Q<=1'b0;elseif(!SET)Q<=1'b1;elsecase({J,K})2'b00:Q<=Q;2'b01:Q<=1'b0;2'b10:Q<=1'b1;2'b11:Q<=~Q;default:Q<=1'bx;endcaseendendmodule綜合實(shí)例（一）數(shù)字跑表設(shè)計(jì)一個(gè)數(shù)字跑表，具有復(fù)位、暫停、秒表等功能結(jié)構(gòu)示意圖跑表模塊CLKCLRPAUSE百分秒秒分兩個(gè)控制信號(hào)的作用控制端

取值

功能

復(fù)位(CLR)1

異步清零0

計(jì)數(shù)

計(jì)數(shù)/暫停鍵（PAUSE）1

暫停0

計(jì)數(shù)綜合實(shí)例（一）為便于顯示，百分秒、秒、分鐘信號(hào)均采用BCD碼計(jì)數(shù)方式，并直接輸出到6個(gè)數(shù)碼管中顯示綜合實(shí)例（一）數(shù)字跑表/*CLK：CLK為時(shí)鐘信號(hào)；

CLR：為異步復(fù)位信號(hào)；

PAUSE：為暫停信號(hào)；

MSH，MSL：百分秒的高位和低位；

SH，SL：秒信號(hào)的高位和低位；

MH，ML：分鐘信號(hào)的高位和低位。*/modulepaobiao(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML);inputCLK,CLR;inputPAUSE;output[3:0]MSH,MSL,SH,SL,MH,ML;reg[3:0]MSH,MSL,SH,SL,MH,ML;regcn1,cn2;//cn1為百分秒向秒的進(jìn)位，cn2為秒向分的進(jìn)位綜合實(shí)例（一）//百分秒計(jì)數(shù)進(jìn)程，每計(jì)滿100，cn1產(chǎn)生一個(gè)進(jìn)位always@(posedgeCLKorposedgeCLR)beginif(CLR)begin//異步復(fù)位

{MSH,MSL}<=8'h00;cn1<=0;endelseif(!PAUSE)//PAUSE為0時(shí)正常計(jì)數(shù)，為1時(shí)暫停計(jì)數(shù)

beginif(MSL==9)beginMSL<=0;if(MSH==9)beginMSH<=0;cn1<=1;endelseMSH<=MSH+1;endelsebeginMSL<=MSL+1;cn1<=0;endendend綜合實(shí)例（一）數(shù)字跑表//秒計(jì)數(shù)進(jìn)程，每計(jì)滿60，cn2產(chǎn)生一個(gè)進(jìn)位always@(posedgecn1orposedgeCLR)beginif(CLR)begin//異步復(fù)位

{SH,SL}<=8'h00;cn2<=0;endelseif(SL==9)//低位是否為9beginSL<=0;if(SH==5)beginSH<=0;cn2<=1;endelseSH<=SH+1;endelsebeginSL<=SL+1;cn2<=0;endend綜合實(shí)例（一）//分鐘計(jì)數(shù)進(jìn)程，每計(jì)滿60，系統(tǒng)自動(dòng)清零always@(posedgecn2orposedgeCLR)beginif(CLR)begin{MH,ML}<=8'h00;end//異步復(fù)位