課件組成原理電子教案第2章

第2章計算機的邏輯部件2.1三種基本邏輯操作及布爾代數(shù)的基本公式2.2邏輯函數(shù)的化簡2.3邏輯門的實現(xiàn)2.4計算機中常用的組合邏輯電路2.5時序邏輯電路2.6陣列邏輯電路習題2.1三種基本邏輯操作及布爾代數(shù)的基本公式布爾代數(shù)有三種基本邏輯操作——“與”(邏輯乘，符號·)、“或”(邏輯加，符號+)、“非”(求反，符號－)。它們的邏輯含義如下：“與”邏輯操作：當且僅當X，Y均為“1”時，其邏輯乘X·Y才為“1”，否則為“0”。“或”邏輯操作：只要X，Y任一(或者同時)為“1”時，其邏輯加X+Y即為“1”，否則為“0”?！胺恰边壿嫴僮鳎寒擷為“1”時，X即為“0”；當X為“0”時，X即為“1”。有了這三種基本邏輯操作，就可以構(gòu)造出任何邏輯函數(shù)來。布爾代數(shù)是以命題為對象，包含三種基本邏輯操作的完整的代數(shù)學，它可以對命題進行運算，而運算的基本依據(jù)是以下的基本公式和規(guī)則：基本公式變換律 A+B=B+A (2.1) A·B=B·A (2.1′)結(jié)合律 A+(B+C)=(A+B)+C (2.2) A·(B·C)=(A·B)·C (2.2′)分配律 A+B·C=(A+B)·(A+C) (2.3) A·(B+C)=A·B+A·C (2.3′)吸收律 A+A·B=A (2.4) A·(A+B)=A (2.4′)第二吸收律A+A·B=A+B (2.5) A·(A+B)=A·B (2.5′)反演律 A+B=A·B (2.6) A·B=A+B (2.6′)包含律 A·B+A·C+B·C=A·B+A·C(2.7) (A+B)·(A+C)·(B+C)=(A+B)·(A+C)(2.7′)重疊律 A+A=A (2.8) A·A=A (2.8′)互補律 A+A=1 (2.9) A·A=0 (2.9′)0-1律 0+A=A (2.10) 1·A=A (2.10′) 0·A=0 (2.11) 1+A=1 (2.11′)2.2邏輯函數(shù)的化簡將一個邏輯函數(shù)變成一個形式更簡單、與之等效的邏輯函數(shù)，稱為化簡。由于每個邏輯表達式是和一個邏輯電路相對應的，因此表達式的化簡也就能減少實現(xiàn)它的電路所用元件。下面介紹兩種常用的化簡方法：代數(shù)化簡法和卡諾圖化簡法。2.2.1代數(shù)化簡法代數(shù)化簡法是直接利用布爾代數(shù)的基本公式和規(guī)則進行化簡的一種方法。例：化簡邏輯函數(shù)F=A·B+ā·C+B·C·D①F=AB+āC+BCD

=(AB+āC+BC)+BCD=(AB+āC) +(BC+BCD)=(AB+āC)+BC=AB+āC①

在以后的邏輯函數(shù)中，常常把“·”省去2.2.2卡諾圖化簡法卡諾圖化簡法是借助于卡諾圖的一種幾何化簡法。代數(shù)化簡法技巧性強，化簡的結(jié)果是否最簡不易判斷；而卡諾圖化簡法是一種肯定能得到最簡結(jié)果的方法，但是它只適用于變量較少的情況。由全部變量或其反變量形成的邏輯乘積項稱為最小項，對n個變量，共有2n個最小項。例如，有A，B兩個變量，它有4個最小項：

，

B，A和AB。卡諾圖是一種直觀的平面方塊圖。它將平面劃分為2n個小格，用來表示n個變量的全部2n個最小項。圖2.1給出了三變量和四變量的卡諾圖?？ㄖZ圖的左邊和上邊書寫的規(guī)則必須是這樣的：兩相鄰小格之間只能有一個變量是相反的，而其余的變量都是相同的。為了簡單起見，往往把周邊變量的原碼用“1”表示、反碼用“0”表示。小格中的數(shù)字對應的是最小項的取值(圖2.1中以A為最低位)。任何一個函數(shù)都可展開為若干個最小項之和，因此，可用卡諾圖表示任意一個邏輯函數(shù)。例如，函數(shù)F=ABC+BD，可以轉(zhuǎn)換成四個最小項ABCD、ABC，ABD，BD之或，我們就在四變量卡諾圖相應的四個小格上填“1”來表示該函數(shù)(圖2.2)。圖2.1卡諾圖圖2.2邏輯變量的卡諾圖表示例：用卡諾圖法化簡函數(shù)F=+B+BD+ +AC+BCD+A。首先，將函數(shù)F用卡諾圖表示(圖2.3(a))。其次，合并最小項。由于“相鄰”兩小塊所表示的最小項只有一個變量是互為相反的(這里對“相鄰”的理解應擴大，即位于卡諾圖同一行或同一列兩端的小格，如四變量卡諾圖中的4和6，3和11等，也是“相鄰”的)，因此，相鄰兩小塊合并后的布爾表達式顯然會減少一個變量。例如，小塊5、13合并后的布爾式為AC。任意兩個相鄰小塊所構(gòu)成的塊叫1維塊。兩個相鄰1維塊合并后又可減少一個變量，例如1維塊(5，13)、(7，15)合并后的布爾表達式為AC。兩相鄰的1維塊所構(gòu)成的塊叫2維塊。兩相鄰2維塊合并(稱3維塊)又可減少一個變量。由此可見，越是高維塊，其所占的小塊越多，而表示這塊區(qū)域的變量卻越少。因此在邏輯化簡時應將卡諾圖中填“1”的小塊盡量合并成高維塊，然后就可用最少的變量寫出這塊區(qū)域的布爾式。對于不能合并成一個高維塊的區(qū)域可以分成幾塊合并，然后再疊加起來。但特別要注意的是同一小塊可以重復使用多次。根據(jù)上述思想，對本例函數(shù)F可以合并的小塊是(0，2)、(1，5)、(14，10)、(5，7，13，15)。可以選擇的另一個方案是(0，1)、(2，10)、(5，7，13，15)、(14，10)。因此可得兩個等價的最簡布爾式分別為： F=+A+BD+AC F=+B+AC+BD它們的卡諾圖分別示于圖2.3(b)和圖2.3(c)。有時在某些實際問題中，一個n變量函數(shù)的某些最小項是不會出現(xiàn)或者是不被利用的，因此對應這些最小項的布爾值就可不加指定，在進行卡諾圖化簡時，它們可指定為“1”或“0”，可參加或不參加小格的合并。圖2.3用卡諾圖化簡邏輯函數(shù)2.3邏輯門的實現(xiàn)任何復雜的邏輯運算都可通過基本邏輯操作“與”、“或”、“非”來實現(xiàn)。實現(xiàn)這三種基本邏輯操作的電路是三種基本邏輯門電路：“與”門、“或”門、“非”門(反相門)。把這三種基本邏輯門串聯(lián)組合，可形成實現(xiàn)“與非”、“或非”、“與或非”、“異或”、“同或”功能的與非門、或非門、與或非門、異或門、同或門(異或非門)。圖2.4給出了這些門電路的圖形符號。圖2.4各種邏輯門的圖形符號2.4計算機中常用的組合邏輯電路如果邏輯電路的輸出狀態(tài)僅和當時的輸入狀態(tài)有關，而與過去的輸入狀態(tài)無關，稱這種邏輯電路為組合邏輯電路。常見的組合邏輯電路有加法器、算術(shù)邏輯單元、譯碼器、數(shù)據(jù)選擇器等。2.4.1加法器加法器是計算機基本運算部件之一。不考慮進位輸入時，兩數(shù)碼Xn，Yn相加稱為半加。圖2.5(a)是其功能表。由表寫出半加和Hn的表達式如下：Hn=Xn·+·Yn=XnYn (2.12)圖2.5(b)是它的邏輯圖。半加器可用反相門及與或非門來實現(xiàn)，也可用異或門來實現(xiàn)。圖2.5半加器的功能表和邏輯圖Xn，Yn及進位輸入Cn-1相加稱全加，圖2.6(a)是其功能表。由表可得全加和Fn和進位輸出Cn的表達式： Fn=Xnnn-1+nYnn-1+nnCn-1+XnYnCn-1 (2.13) Cn=XnYnn-1+XnnCn-1+nYnCn-1+XnYnCn-1 (2.14)圖2.6(b)是其邏輯圖。全加器還可用兩個半加器來形成。Fn是An、Bn相加再和Cn-1相加的結(jié)果(圖2.6(c))，其表達式為： Fn=XnYnCn-1 (2.15)圖2.6全加器的功能表及邏輯圖將n個全加器相連可得n位加法器(圖2.7)，但其加法時間較長。這是因為其位間進位是串行傳送的，本位全加和Fi必須等低位進位Ci-1來到后才能進行，加法時間與位數(shù)有關。只有改變進位逐位傳送的路徑，才能提高加法器工作速度。解決辦法之一是采用“超前進位產(chǎn)生電路”來同時形成各位進位，從而實現(xiàn)快速加法。我們稱這種加法器為超前進位加法器。圖2.7串行加法器超前進位產(chǎn)生電路是根據(jù)各位進位的形成條件來實現(xiàn)的。只要滿足下述兩條件中任一個，就可形成C1：(1)X1，Y1均為“1”；(2)X1，Y1任一個為“1”，且進位C0為“1”。由此，可寫得C1的表達式為 C1=X1Y1+(X1+Y1)C0 (2.16)只要滿足下述條件中任一個即可形成C2：(1)X2，Y2均為“1”；(2)X2，Y2任一為“1”，且X1，Y1均為“1”；(3)X2，Y2任一為“1”，同時X1，Y1任一為“1”，且C0為“1”。由此可得C2表達式為 C2=X2Y2+(X2+Y2)X1Y1+(X2+Y2)(X1+Y1)C0 (2.17)同理，可有C3，C4表達式如下： C3=X3Y3+(X3+Y3)X2Y2+(X3+Y3)(X2+Y2)X1Y1+(X3+Y3)(X2+Y2)(X1+Y1)C0 (2.18) C4=X4Y4+(X4+Y4)X3Y3+(X4+Y4)(X3+Y3)X2Y2+(X4+Y4)(X3+Y3)(X2+Y2)X1Y1+(X4+Y4)(X3+Y3)(X2+Y2)(X1+Y1)C0 (2.19)下面我們引入進位傳遞函數(shù)Pi和進位產(chǎn)生函數(shù)Gi的概念。它們的定義為： Pi=Xi+Yi (2.20) Gi=Xi·Yi (2.21)P1的意義是：當X1，Y1中有一個為“1”時，若有進位輸入，則本位向高位傳送進位，這個進位可看成是低位進位越過本位直接向高位傳遞的。G1的意義是：當X1，Y1均為“1”時，不管有無進位輸入，定會產(chǎn)生向高位的進位。將P1、G1代入C1～C4式，便可得： C1=G1+P1C0 (2.22) C2=G2+P2G1+P2P1C0 (2.23) C3=G3+P3G2+P3P2G1+P3P2P1C0 (2.24) C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 (2.25)由圖2.6(a)可知，當全加器的輸入均取反碼時，它的輸出也均取反碼。據(jù)此，可把它們以“與非”、“或非”、“與或非”形式改寫成如下形式： C1=1+10 (2.26) C2=2+21+210 (2.27) C3=3+32+321+3210 (2.28) C4=4+43+432+4321+43210 (2.29)由Pi、Gi定義，也可把半加和改寫成以下形式： Hi=PiGi (2.30)根據(jù)式(2.26)～(2.29)可畫得“超前進位產(chǎn)生電路”及“四位超前進位加法器”的邏輯圖如圖2.8所示。由圖可以看到，只要X1～X4,Y1～Y4和C0同時到來，就可幾乎同時形成C1～Ｃ4和F1～F4。圖2.8四位超前進位加法器2.4.2算術(shù)邏輯單元算術(shù)邏輯單元簡稱ALU,是一種功能較強的組合邏輯電路。它能進行多種算術(shù)運算和邏輯運算。ALU的基本邏輯結(jié)構(gòu)是超前進位加法器，它是通過改變加法器的Gi和Pi來獲得多種運算能力的。下面通過介紹國際流行的美國SN74181型四位ALU中規(guī)模集成電路來介紹ALU的原理。圖2.9是SN74181型ALU邏輯圖及其在正邏輯下的功能表，在功能表中，“加”表示算術(shù)加，“+”表示邏輯加。它能執(zhí)行16種算術(shù)運算和16種邏輯運算，M是狀態(tài)控制端，當M=H，執(zhí)行邏輯運算；M=L，執(zhí)行算術(shù)運算，S0~S3是運算選擇控制端，它決定電路執(zhí)行哪種算術(shù)運算或哪種邏輯運算。A3~A0，B3～B0是參加運算的兩個數(shù)，Cn是ALU的最低位進位輸入，F(xiàn)3～F0是運算結(jié)果，注腳3表示最高位。圖2.9四位ALU邏輯圖及功能表圖2.9四位ALU邏輯圖及功能表S3S2S1S0正邏輯M=H邏輯運算M=L算術(shù)運算Cn=1Cn=0LLLLAAA+1LLLHA+BA+B(A+B)加1LLHLA·BA+B(A+B)加1LLHH“0”減1“0”LHLLA·BA加(A·B)A加(A·B)加1LHLHB(A·B)加(A+B)(A·B)加(A+B)加1LHHLABA減B減1A減BLHHHA·B(A·B)減1A·(b)功能表(正邏輯)圖2.9四位ALU邏輯圖及功能表S3S2S1S0正邏輯M=H邏輯運算M=L算術(shù)運算Cn=1Cn=0HLLLA+BA加(A·B)A加(A·B)加1HLLHA

BA加BA加B加1HLHLB(A·B)加(A+B)(A·B)加(A+B)加1HLHHA·B(A·B)減1A·BHHLL“1”A加AA加A加1HHLHA+BA加(A+B)A加(A+B)加1HHHLA+BA加(A+B)A加(A+B)加1HHHHAA減1A(b)功能表(正邏輯)續(xù)用4片74181電路可組成16位ALU(圖2.10)。圖中片內(nèi)進位是快速的，但片間進位是逐片傳遞的，因此形成F0～F15的時間還是比較長。圖2.10用4片ALU構(gòu)成的16位ALU如果把16位ALU中的每四位作為一組，用類似四位超前進位加法器(圖2.8)“位間快速進位”的形成方法來實現(xiàn)16位ALU(由四片ALU組成)中的“組間快速進位”，那么就能得到16位快速ALU。下面來討論組間(即片間)快速進位的形成方法。和前面講過的一位的進位產(chǎn)生函數(shù)Gi的定義相似，四位一組的進位產(chǎn)生函數(shù)GN為“1”的條件有以下四個中的任一個：(1)X3，Y3均為“1”，即G3=1；(2)X3，Y3中有一個為“1”，同時X2，Y2均為“1”，即P3G2=1；(3)X3，Y3中有一個為“1”，同時X2，Y2中有一個為“1”，同時X1，Y1均為“1”，即P3P2G1=1；(4)X3，Y3中有一個為“1”，同時X2，Y2中有一個為“1”，同時X1，Y1中有一個為“1”，同時X0，Y0均為“1”，即P3P2P1G0=1。依此，可得GN的表達式為： GN=G3+P3G2+P3P2G1+P3P2P1G0 (2.31)四位一組的組進位傳遞函數(shù)PN為“1”的條件為：X3，Y3中有一個為“1”，同時X2，Y2中有一個為“1”，同時X1，Y1中有一個為“1”，同時X0，Y0中有一個為“1”。依此，可得PN的表達式為 PN=P3P2P1P0 (2.32)把圖2.10所示的第0片ALU向第Ⅰ片、第Ⅰ片向第Ⅱ片、第Ⅱ片向第Ⅲ片傳送的進位分別命名為Cn+X、Cn+Y、Cn+Z(其實，Cn+X、Cn+Y、Cn+Z各為C3，C7，C１１)，只要把式(2.22)、(2.23)、(2.24)中的G1，G2，G3分別換以GN0，GN1，GＮ2，把P1，P2，P3分別換以PN0，PN1，PＮ2，把C0換以Cn，即可得Cn+X，Cn+Y、Cn+Z的表達式如下：Cn+X=GN0+PN0Cn=GＮ0+PＮ0Cn=N0N0+N0n (2.33)Cn+Y=GN1+PN1GN0+PN1PN0Cn=GN1+PN1(GＮ0+PN0Cn) =N1·(N1+N0·PN0Cn)=N1N1+N1N0N0+ N1N0n (2.34)Cn+Z=GN2+PN2GN1+PN2PN1GＮ0+PN2PN1PN0Cn =GN2+PN2(GＮ1+PＮ1(GN0+PN0Cn)) =

N2·(N2+N1(N1+GN0+PN0Cn)) =

N2N2+N2N1N1+N2N1N0N0+N2N1N0n (2.35)

由式(2.33)～(2.35)可知，只要74181型ALU能提供輸出N，N，那么按式(2.33)～(2.35)，用三個與或非門和四片ALU相連，就能實現(xiàn)16位快速ALU。由圖2.9可知，74181電路的P、G輸出正是式(2.33)～(2.35)所需的N，N。實現(xiàn)式(2.33)～(2.35)的電路就是和74181型ALU相連的超前進位產(chǎn)生電路，又稱超前進位擴展器。圖2.11是它的邏輯圖(74182型)，圖中已把PN0，PN1，PN2，GN0，GN1，GN2分別用P0，P1，P2，G0，G1，G2表示。圖中P、G輸出用于把4組16位快速ALU擴展成64位快速ALU。圖2.12給出了用74181和74182電路組成16位快速ALU。圖2.11和74181型ALU連用的超前進位產(chǎn)生電路圖2.1216位快速ALU2.4.3譯碼器譯碼器有n個輸入變量，2n個(或少于2n個)輸出，每個輸出對應于n個輸入變量的一個最小項。當輸入為某一組合時，對應的僅有一個輸出為“0”(或為“1”)，其余輸出均為“1”(或為“0”)。譯碼器的用途是把輸入代碼譯成相應的控制電位，以實現(xiàn)代碼所要求的操作。圖2.13給出了二輸入四輸出譯碼器的邏輯圖。譯碼器中常設置“使能”控制端，當該端為“1”時，譯碼器功能被禁止，此時所有輸出均為“1”。使能端的一個主要功能是用來擴充輸入變量數(shù)。圖2.14是用兩片三輸入八輸出譯碼器擴展成一個四輸入十六輸出譯碼器的實例。圖2.13二輸入四輸出譯碼器圖2.14兩塊三輸入變量譯碼器擴展成四輸入譯碼器2.4.4數(shù)據(jù)選擇器數(shù)據(jù)選擇器又稱多路開關，是以“與或”門或“與或非”門為主的電路。它能在選擇信號的作用下，從多個輸入通道中選擇某一個通道的數(shù)據(jù)作為輸出。圖2.15是“雙四通道選一”數(shù)據(jù)選擇器的邏輯圖和功能表。其中S0，S1是通道選擇信號，是使能端，D0～D3是輸入數(shù)據(jù)，輸出Y的表達式為 Y=(01D0+S01D1+0S1D2+S0S1D3)E使能的作用和譯碼器中相似，可用它來擴展選擇器的通道數(shù)。圖2.15雙四通道選一數(shù)據(jù)選擇器2.5時序邏輯電路如果邏輯電路的輸出狀態(tài)不但和當時的輸入狀態(tài)有關，而且還與電路在此以前的輸入狀態(tài)有關，稱這種電路為時序邏輯電路。時序電路內(nèi)必須要有能存儲信息的記憶元件——觸發(fā)器。觸發(fā)器是構(gòu)成時序電路的基礎。2.5.1觸發(fā)器觸發(fā)器種類很多。按時鐘控制方式來分，有電位觸發(fā)、邊沿觸發(fā)、主從觸發(fā)等方式。按功能分類，有R-S型、D型、J-K型等功能。同一功能觸發(fā)器可以由不同觸發(fā)方式來實現(xiàn)。對使用者來說，在選用觸發(fā)器時，觸發(fā)方式是必須考慮的因素。因為相同功能觸發(fā)器，若觸發(fā)方式選用不當，系統(tǒng)是不能達到預期設計要求的。這里將以觸發(fā)方式為線索，介紹幾種常用的觸發(fā)器。1.電位觸發(fā)方式觸發(fā)器當觸發(fā)器的同步控制信號E為約定“1”或“0”電平時，觸發(fā)器接收輸入數(shù)據(jù)，此時輸入數(shù)據(jù)D的任何變化都會在輸出Q端得到反映；當E為非約定電平時，觸發(fā)器狀態(tài)保持不變。鑒于它接收信息的條件是E出現(xiàn)約定的邏輯電平，故稱它為電位觸發(fā)方式觸發(fā)器，簡稱電位觸發(fā)器。圖2.16給出了被稱為鎖定觸發(fā)器(又稱鎖存器)的電位觸發(fā)器的邏輯圖。電位觸發(fā)器具有結(jié)構(gòu)簡單的優(yōu)點。在計算機中常用它來組成暫存器。圖2.16鎖存器2.邊沿觸發(fā)方式觸發(fā)器具有下列特點的觸發(fā)器稱為邊沿觸發(fā)方式觸發(fā)器，簡稱邊沿觸發(fā)器。觸發(fā)器接收的是時鐘脈沖CP的某一約定跳變(正跳變或負跳變)來到時的輸入數(shù)據(jù)。在CP=1及CP=0期間以及CP非約定跳變到來時，觸發(fā)器不接收數(shù)據(jù)。常用的正邊沿觸發(fā)器是D觸發(fā)器，圖2.17給出了它的邏輯圖及典型波形圖。下面把邊沿觸發(fā)器和電位觸發(fā)器作一比較。圖2.17D觸發(fā)器電位觸發(fā)器在E=1期間來到的數(shù)據(jù)會立刻被接收。但對于正沿觸發(fā)器，在CP=1期間來到的數(shù)據(jù)，必須“延遲”到該CP=1過后的下一個CP正沿來到時才被接收。因此邊沿觸發(fā)器又稱延遲型觸發(fā)器。邊沿觸發(fā)器在CP正跳變(對正邊沿觸發(fā)器)以外期間出現(xiàn)在D端的數(shù)據(jù)變化和干擾不會被接收，因此有很強的抗數(shù)據(jù)端干擾的能力而被廣泛應用，它除用來組成寄存器外，還可用來組成計數(shù)器和移位寄存器等。至于電位觸發(fā)器，只要E為約定電平，數(shù)據(jù)來到后就可立即被接收，它不需像邊沿觸發(fā)器那樣保持到約定控制信號跳變來到才被接收。3.主-從觸發(fā)方式觸發(fā)器(簡稱主-從觸發(fā)器)主-從觸發(fā)器基本上是由兩個電位觸發(fā)器級聯(lián)而成的，接收輸入數(shù)據(jù)的是主觸發(fā)器，接收主觸發(fā)器輸出的是從觸發(fā)器，主、從觸發(fā)器的同步控制信號是互補的(CP和CP)。圖2.18(a)是主-從J-K觸發(fā)器的原理圖，觸發(fā)器的輸出Q，分別和接收K，J數(shù)據(jù)的輸入門相連。在CP=1期間主觸發(fā)器接收數(shù)據(jù)；在CP負跳變來到時，從觸發(fā)器接收主觸發(fā)器最終的狀態(tài)。圖2.18(b)是主-從J-K觸發(fā)器功能表。主從觸發(fā)器由于有計數(shù)功能，常用于組成計數(shù)器。圖2.18主-從J-K觸發(fā)器圖4.觸發(fā)器的開關特性描述觸發(fā)器特性的參數(shù)很多。其中既有描述傳輸延遲的參數(shù)，也有描述各輸入波形寬度要求的參數(shù)，還有描述各輸入波形之間時間配合要求的參數(shù)。如果在使用時不能滿足參數(shù)的要求，那么，電路就不能正常地工作。(1)CP到觸發(fā)器輸出的傳輸延遲tPLHCP→Q，tPHLCP→Q，tPHLCP→Q，tPLHCP→Q對于邊沿觸發(fā)器和主-從觸發(fā)器而言，這個參數(shù)是指從使觸發(fā)器接收數(shù)據(jù)的約定時鐘跳變來到時開始，到Q，發(fā)生變化為止所需的時間。圖2.19(a)、(b)分別用波形給出了正邊沿D觸發(fā)器以及主-從J-K觸發(fā)器的上述參數(shù)的定義。圖2.19CP到Q、傳輸延遲、數(shù)據(jù)建立時間、數(shù)據(jù)保持時間的定義表示(2)數(shù)據(jù)建立時間tsu、數(shù)據(jù)保持時間th對于邊沿觸發(fā)器和主-從觸發(fā)器，為了使時鐘的約定跳變能正確地把輸入數(shù)據(jù)送到輸出端，其數(shù)據(jù)必須比時鐘跳變先到，這段最小的提前時間就是數(shù)據(jù)建立時間tsu。在時鐘的約定跳變來到后，該數(shù)據(jù)還必須保持一段時間，這段必須保持的最小時間就是數(shù)據(jù)保持時間th。圖2.19(a)、(b)分別給出了正邊沿D型觸發(fā)器以及主-從J-K觸發(fā)器的tsu、th。(3)直接置“0”脈沖寬度tWRD、直接置“1”脈沖寬度tWSD(圖2.20)只有使直接置“0”或直接置“1”信號保持一定的寬度，才能使觸發(fā)器可靠地置“0”或置“1”。它們所需的最小寬度就是tWRD、tWSD。圖2.20直接置“0”、直接置“1”到輸出傳輸延遲的定義(4)直接置“0”、直接置“1”信號至輸出的傳輸延遲tPHLRD→Q，tPLHRD→Q，tPLHSD→Q，tPHLSD→Q(圖2.20)(5)直接置“0”、直接置“1”信號的恢復時間trelRD、trelSD在RD或SD信號撤除后，為了使即將到來的CP脈沖能正確地把輸入數(shù)據(jù)傳送到觸發(fā)器的輸出，從RD，SD撤除起，到下一個時鐘脈沖到來為止的最小時間，稱為直接置“0”或直接置“1”信號的恢復時間。(6)時鐘脈沖的最小寬度tWcp及最高時鐘工作頻率fmaxcp由于D型觸發(fā)器的D信號經(jīng)門5，6變?yōu)榛パa信號是在CP=0期間進行的，所以，CP負脈沖寬度應大于tsu；而它的正脈沖寬度則一般應大于CP到輸出的傳輸延遲。由此即可得D型觸發(fā)器的tWcp和fmaxcp。對于主-從結(jié)構(gòu)觸發(fā)器而言，其CP正脈沖寬度應大于tsu；而CP的負脈沖寬度則一般應大于CP到輸出的傳輸延遲。2.5.2寄存器和移位寄存器寄存器是計算機的一個重要部件，用于暫存數(shù)據(jù)、指令等。它由觸發(fā)器和一些控制門組成。在寄存器中，常用的是正邊沿觸發(fā)D觸發(fā)器和鎖存器。圖2.21是正沿觸發(fā)的D觸發(fā)器組成的四位寄存器。在CP正沿作用下，外部數(shù)據(jù)才能進入寄存器。在計算機中常要求寄存器有移位功能。如在進行乘法時，要求將部分積右移；在將并行傳送的數(shù)轉(zhuǎn)換成串行數(shù)時也需移位。有移位功能的寄存器稱為移位寄存器。圖2.22是雙向四位移位寄存器。它有左移、右移、并行輸入及保持功能，采用主-從R-S觸發(fā)器作寄存元件。圖2.21四D寄存器圖2.22并行輸入數(shù)據(jù)的四位移位寄存器2.5.3計數(shù)器計數(shù)器是計算機、數(shù)字儀表中常用的一種電路。計數(shù)器按時鐘作用方式來分，有同步計數(shù)器和異步計數(shù)器兩大類。在異步計數(shù)器中，由于高位觸發(fā)器的時鐘信號是由低一位觸發(fā)器的輸出來提供的，但是結(jié)構(gòu)簡單。同步計數(shù)器中各觸發(fā)器的時鐘信號是由同一脈沖來提供的，因此，各觸發(fā)器是同時翻轉(zhuǎn)的，它的工作頻率比異步計數(shù)器高，但結(jié)構(gòu)較復雜。計數(shù)器按計數(shù)順序來分，有二進制、十進制兩大類。這里著重介紹有并行輸入數(shù)據(jù)功能的正向同步十進制計數(shù)器。圖2.23是用主-從J-K觸發(fā)器構(gòu)成的同步十進制集成化計數(shù)器。同步計數(shù)器是采用快速進位方式來計數(shù)的，觸發(fā)器及實現(xiàn)快速進位的邏輯電路是它的核心。各觸發(fā)器J，K表達式為 JA=KA=1 JB=KB=QA·

D JC=KC=QA·QB JD=KD=QA·QB·QC+QA·QD圖2.23中門1～3就是按上式設計的快速進位部分。圖2.23十進制同步計數(shù)器“預置數(shù)”是集成化同步計數(shù)器的一個重要功能。一般設置控制端L，用來選擇電路是執(zhí)行計數(shù)還是執(zhí)行預置數(shù)：當L=1，執(zhí)行同步計數(shù)；L=0，執(zhí)行預置數(shù)。由于J-K觸發(fā)器數(shù)據(jù)輸入是雙端的，所以要將單端的預置數(shù)A～D經(jīng)兩級“與非”門變成互補信號，再加在J，K端。圖2.23所示與非門4～11就是為此目的而設置的。當L=1時，這些與非門被封鎖，快速進位電路輸出經(jīng)或門12～15進入觸發(fā)器，電路執(zhí)行計數(shù)；當L=0，門4～11打開，快速進位被封鎖，電路執(zhí)行置數(shù)。能夠方便地擴展位數(shù)是集成化計數(shù)器的一個特點。計數(shù)器擴展應滿足以下條件。首先，要有標志計數(shù)器已計至最大數(shù)的進位輸出端RC，對二進制、十進制計數(shù)器，RC分別為： 二進制計數(shù)器：RC=QAQBQCQD 十進制計數(shù)器：RC=QAQD其次，計數(shù)器應有保持功能。圖2.23計數(shù)器中設置了“計數(shù)允許”端P和T，用來控制計數(shù)器快速進位電路和RC形成門。有了RC，P，T端，就可以方便地對計數(shù)器進行擴展。圖2.24給出了擴展十進制計數(shù)器的方法。圖2.24同步計數(shù)器的擴展方法2.6陣列邏輯電路陣列邏輯電路近年來得到了迅速的發(fā)展。“陣列”是指邏輯元件在硅芯片上以陣列形式排列，這種電路具有設計方便、芯片面積小、產(chǎn)品成品率高、用戶自編程、減少系統(tǒng)的硬件規(guī)模等優(yōu)點。讀／寫存儲器(randomaccessmemory,簡稱RAM)是一種典型的陣列邏輯電路，它的存儲單元排列成陣列形式。RAM在使用時能按給定的單元地址把信息存入或取出。只讀存儲器(readonlymemory,簡稱ROM)也是一類重要的陣列邏輯電路。在計算機中，常常要存儲固定的信息(如監(jiān)控程序、函數(shù)、常數(shù)等)。對于這類存儲固定信息的存儲器，在使用前把信息存入其中，使用時讀出己存入的信息，而不能寫入新的信息。ROM主要由全譯碼的地址譯碼器和存儲單元體組成，前者是一種“與”陣列，后者則是“或”陣列，它們都以陣列形式排列(見“2.6.1只讀存儲器(ROM)”)。存儲體中寫入的信息是由用戶事先決定的，因此是“用戶可編程”的，而地址譯碼器則是“用戶不可編程”的?？删幊绦蜻壿嬯嚵?programmablelogicarray，簡稱PLA)是ROM的變種，也可以說是一種新型的ROM。它和ROM不同之處是PLA的與陣列、或陣列都是用戶可編程的。PLA在組成控制器、存儲固定函數(shù)以及實現(xiàn)隨機邏輯中有廣泛的應用?？删幊绦蜿嚵羞壿?programmablearraylogic,簡稱PAL)也是ROM的變種，它和ROM不同處是PAL的與陣列是用戶可編程的，而或陣列是用戶不可編程的。通用陣列邏輯(generalarraylogic,簡稱GAL)是一種比PAL功能更強的陣列邏輯電路。在它的輸出有一個邏輯宏單元，通過對它的編程，可以獲得多種輸出形式，從而使功能大大增強。門陣列(gatearray，簡稱GA)是一種邏輯功能很強的陣列邏輯電路。在芯片上制作了排成陣列形式的門電路，根據(jù)用戶需要對門陣列中的門電路進行互連設計，再通過集成電路制作工藝來實現(xiàn)互連，以實現(xiàn)所需的邏輯功能。宏單元陣列(macrocellarray,簡稱MA)是一種比GA功能更強、集成度更高的陣列電路，在芯片上排列成陣列的除門電路外還有觸發(fā)器、加法器、寄存器以及ALU等?？删幊涕T陣列(programmablegatearray，簡稱PGA)是一種集編程設計靈活和宏單元陣列于一體的高密度電路。它與GA，MA的一個區(qū)別在于，PGA內(nèi)部按陣列分布的宏單元塊都是用戶可編程的。即用戶所需邏輯可在軟件支持下，由用戶自己裝入來實現(xiàn)的，而無需集成電路制造工廠介入，并且這種裝入是可以修改的，因而其連接十分靈活。一般把除讀／寫存儲器的陣列邏輯電路統(tǒng)稱為可編程序邏輯器件(programmablelogicdevices，簡稱PLD)。在本節(jié)中將介紹ROM,PAL,PLA,GAL，GA，MA和PGA等器件。2.6.1只讀存儲器（ROM）存儲器中存放信息的單元是存儲單元，它是由若干個二進制信息組成的，叫做“字”，每個二進制信息稱為“位”。為了尋找存入存儲器中的字，給每個字以編號，稱為地址碼，簡稱地址。ROM主要由地址譯碼器和存儲單元體組成(圖2.25)。由于它工作時只是讀出信息，因此可以通過設置或不設置如三極管、二極管、熔絲等元件來表示存入的二進制信息，它的存儲單元及其讀出線路都比較簡單。圖2.25ROM的結(jié)構(gòu)ROM的工作原理如下：地址譯碼器根據(jù)輸入地址選擇某條輸出(稱字線)，由它再去驅(qū)動該字線的各位線，以便讀出字線上各存儲單元所儲存的代碼。圖2.26(a)是以熔絲為存儲元件的8×4ROM(通常以“字線×位線”來表示存儲器的存儲容量)的原理圖。它以保留熔絲表示存入的是“0”，以熔斷熔絲表示存入的是“1”。例如，存入字1的是“1011”。在ROM中，一般都設置片選端(也有寫作

的)。當=0時ROM工作；當=1，ROM被禁止，其輸出為“1”電平或呈高阻態(tài)。

用來擴展ROM的字數(shù)。圖2.26ROM的地址譯碼器是與門的組合，它的輸出是全部地址輸入的最小項?？梢园炎g碼器表示成圖2.26(b)所示的與陣列，圖中與陣列水平線和垂直線交叉處標的“點”表示有“與”的聯(lián)系。存儲單元體實際上是或門的組合，ROM的輸出數(shù)即或門的個數(shù)。譯碼器的每個最小項都可能是或門的輸入，但是，某個最小項能否成為或門的輸入取決于存儲信息，因此存儲單元體可看成是一個或陣列。由上分析，可以從另一角度來看ROM的結(jié)構(gòu)：它由兩個陣列組成——“與”門陣列和“或”門陣列，其中“或”的內(nèi)容是由用戶設置的，因而它是可編程的，而與陣列是用來形成全部最小項的，因而是不可編程的。ROM的形式也有多種。一種是熔絲型ROM，ROM制造廠提供的產(chǎn)品保留了或陣列的全部熔絲，由使用者寫入信息，隨后存儲內(nèi)容就不能更改了，這類ROM稱為可編程序只讀存儲器，簡稱PROM。另一類ROM是信息寫入后，可用紫外線照射或用電方法擦除，然后再允許寫入新的內(nèi)容，稱前一種ROM為可改寫ROM，簡稱EPROM，稱后者為電可改寫ROM，簡稱EEPROM。還有一類ROM的存儲信息是在制造過程中形成的，集成電路制造廠根據(jù)用戶事先提供的存儲內(nèi)容來設計光刻掩模板，用制造或不制造存儲元件的方法來存儲信息，這類ROM稱為“掩模型只讀存儲器”，簡稱MROM。2.6.2可編程序邏輯陣列(PLA)

當用戶要存入ROM的字數(shù)少于ROM所能提供的字數(shù)時，ROM中有許多存儲單元便會閑置不用，因而造成管芯面積的浪費。此外，在ROM中，地址和字之間有一一對應關系，對任何一個給定地址，只能讀出一個字，因此，即使有若干個字的內(nèi)容一樣，也無法節(jié)省單元。PLA是一種特殊的只讀存儲器，它較好地解決了ROM的上述缺點。它用較少的存儲單元就能存儲大量的信息。下面通過把一張信息表(表2.1)存入PLA的過程來說明它的原理。表2.1一張信息表輸入輸出I3I2I1I0F7F6F5F4F3F2F1F0000000000000000100000001001000000100001100001001010000010000010100111001011000000100011100110001100001000000100101010001101001000100101101011001110000010000110100001001111011100100111111100001先把表2.1用邏輯表達式寫出，進行化簡，可得： F0=×××I0=P0 F1=0 F2=××I10=P1 F3=×I21I0+×2I1I0=P2+P3 F4=×I210+3I2×I0+I32×I0=P4+P5+P6 F5=3I2×I0+I3I2I1×=P5+P7 F6=I32××+I3I2I1×=P7+P8 F7=I3I2I1×=P7 (2.36)其中×為任意值。P項稱為乘積項，它們分別為： P0=×××I0 P1=××I10 P2=×I21I0 P3=×2I1I0 P4=×I210 P5=3I2×I0 P6=I32×I0 P7=I3I2I1× P8=I32××最后，把式(2.36)畫成圖2.27所示的邏輯圖，它就是一個已存入表2.1所示信息的PLA。圖2.27存儲表2.1所示信息表的PLA圖2.27所示PLA的讀出過程如下：若I3I2I1I0=1001，則字線P0，P6，P8均被選中，其余字線均未被選，再經(jīng)存儲矩陣，得F0，F(xiàn)4，F(xiàn)6為“1”，其余輸出均為“0”。PLA的輸出就和表2.1所示的一樣。在分析了信息是如何存入PLA以及如何從PLA讀出后，把PLA的特點歸結(jié)如下：(1)在ROM中，地址譯碼器(與陣列)是“完全”譯碼器，它提供了輸入的全部最小項，每個地址對應一個字，譯碼器是用戶不可編程的。而PLA，雖然也有一個地址譯碼器(即與陣列)，但它是一個非完全譯碼器，它的輸出不是輸入變量的最小項，而是某些輸入變量的乘積項，乘積項的個數(shù)小于(或等于)2n。此外，這個譯碼器是用戶可編程的。因此，PLA的與矩陣比ROM的與矩陣節(jié)省了很多元件。因而節(jié)省了管芯面積。(2)在ROM中，地址和字是一一對應的，對于任一給定的地址，只能讀出一個字。而在PLA中，一個地址可以同時(即并行地)讀出兩個或兩個以上字(即P項)，在PLA的輸出所得的是讀出字的“或”。此外，多個地址碼能訪問同一個P項。這樣，PLA就能用較少的單元存儲較多的信息。(3)在ROM中，信息表是原封不動地裝入存儲陣列中的。而在PLA中，存儲信息不是原封不動地裝入的，而是經(jīng)過化簡、壓縮后裝入的，它和信息表不再是簡單的一一對應關系了。圖2.28是一個PLA器件的電路圖。它有16個輸入端、8個輸出端，96個乘積項，與陣列規(guī)模是32×96，或陣列規(guī)模是96×8。采用熔絲作存儲元件。在電路的輸出處設置了和輸出端數(shù)目相等的異或門及三態(tài)門。異或門的一端的熔絲接地，由它來決定存入PLA的內(nèi)容究竟是以原碼還是以反碼形式輸出：若異或門的熔絲保留，則輸出為原碼；若熔絲熔斷，則輸出為反碼。這種異或門又稱為求反異或門。圖2.28PLA器件電路圖圖2.29圖2.30用PLA實現(xiàn)具有BCD碼輸出及循環(huán)碼輸出的十進制計數(shù)器當一個PLA電路的P項數(shù)及輸出端數(shù)不能滿足要求時，可用幾片PLA電路來擴展。圖2.29(a)、(b)、(c)分別給出了PLA的P項擴展、輸出端擴展和輸入端擴展的方法。PLA在計算機微程序控制、組合及時序函數(shù)的產(chǎn)生、代碼轉(zhuǎn)換等方面得到了廣泛的應用。圖2.30給出了用PLA實現(xiàn)具有二進制編碼的十進制記數(shù)法(BCD碼)輸出及循環(huán)碼輸出的十進制計數(shù)器的電路圖。采用正沿D觸發(fā)器為計數(shù)元件。十進制計數(shù)器各觸發(fā)器的D表達式為： DA=A=P0 DB=QABD+AQB=P1+P2 DC=BQC+AQC+QAQBC=P3+P4+P5 DD=QAQBQCD+AQD=P6+P7(2.37)用圖2.30所示PLA的右部來實現(xiàn)式(2.37)。由圖2.30所示變換表，可得BCD制對循環(huán)碼的轉(zhuǎn)換式為：

K=QABQCD+AQBQCD+QAQBQCD+ABCQD+QABCQD=P12+P13+P14+P15+P16L=ABQCD+QABQCD+AQBQCD+QAQBQC D+ABCQD=P11+P12+P13+P14+P15M=QAQBCD+ABQCD+QABQCD+AQBQCD+QAQBQCD=P10+P11+P12+P13+P14N=AQBCD+QAQBCD+ABQCD+QABQCD+ AQBQCD=P9+P10+P11+P12+P13P=QABCD+AQBCD+QAQBCD+ABQCD+QABQCD=P8+P9+P10+P11+P12 (2.38)用圖2.30所示PLA的左部實現(xiàn)式(2.38)。圖2.30所示PLA的中部實現(xiàn)BCD碼輸出： Z=QA=P17 Y=QB=P18 X=QC=P19 W=QD=P20 (2.39)2.6.3可編程序陣列邏輯(PAL)

PAL的與陣列是可編程的，或陣列是不可編程的。在某些PAL器件中還設置記憶元件，還可具有反饋功能，即輸出可反饋到輸入端，作為輸入信號使用。圖2.31(a)(b)分別給出了帶觸發(fā)器和不帶觸發(fā)器并具有反饋功能的PAL電路。圖2.31兩種帶反饋的陣列型PAL2.6.4通用陣列邏輯(GAL)通用陣列邏輯(genericarraylogic，簡稱GAL)器件是一種可用電擦除的，可重復編程的高速PLD。它與PAL器件的主要區(qū)別在于：(1)PAL采用的是熔絲工藝，一旦編程后就不能改寫，而GAL采用可用電擦除的CMOS(E2CMOS)工藝，可擦除重寫100次以上，數(shù)據(jù)可保存20年以上，在數(shù)秒鐘內(nèi)即可完成擦除和編程過程。(2)PAL器件的應用局限性較大，對于不同的輸出結(jié)構(gòu)，需選用不同型號的PAL器件。而GAL的輸出結(jié)構(gòu)有一個輸出邏輯宏單元(OLMC)，通過對它的編程，使GAL有多種輸出方式：寄存器型輸出、組合邏輯輸出，并可控制三態(tài)輸出門，因此顯得很靈活。1.GAL的基本結(jié)構(gòu)本小節(jié)以GAL16V8型器件為例，作一簡單介紹。圖2.32(a)為其邏輯圖。從圖中可見，GAL16V8包括：輸入門、輸出三態(tài)門、與門陣列、輸出邏輯宏單元(內(nèi)含或陣列)以及從輸出反饋到輸入的控制門等。圖2.32GAL16V8邏輯圖與封裝圖圖2.32GAL16V8邏輯圖與封裝圖2.輸出邏輯宏單元(outputlogicmacrocell,簡稱OLMC)在GAL16V8中有8個OLMC，圖2.33是OLMC組成圖。下面討論OLMC的各個組成部分。(1)乘積項多路選擇器PTMUX。每個OLMC有8個乘積項作為輸入，其中第1個乘積項作為PTMUX的輸入，其他7個乘積項為或門(或陣列的一部分)的輸入。PTMUX的另一輸入為0。當AC0AC1(n)為11時，PTMUX輸出為“0”；為其他值時，PTMUX輸出第1個乘積項。圖2.33輸出邏輯宏單元OLMC組成圖(2)D觸發(fā)器。在時鐘CK作用下，接收異或門輸出的信號，當異或門的XOR(n)輸入為1時，接收或門輸出的反碼；當XOR(n)為0時，接收或門輸出的原碼，即由XOR(n)值決定輸出是高電位有效或低電位有效。(3)輸出選擇多路器OMUX。它的兩個輸入分別來自D觸發(fā)器的輸出端和異或門的輸出端。當AC0AC1(n)為10時，選擇D觸發(fā)器輸出(寄存器型輸出)；為其他值時，選擇異或門輸出(組合邏輯輸出)。(4)輸出允許控制選擇多路器TSMUX。當AC0AC1(n)為00時，輸出為Vcc(1)，打開輸出三態(tài)門；當AC0AC1(n)為01時，輸出為地(0)，輸出三態(tài)門置于高阻態(tài)輸出。當AC0AC1(n)為11或10時，分別將第一個輸入乘積項或OE端送來的信號去控制輸出三態(tài)門。(5)反饋源多路選擇器FMUX。該多路器在AC0和AC1的控制下，選擇“0”、本級的輸出、D觸發(fā)器或來自鄰級的輸出之一反饋到輸入端作為與陣列的輸入信號。2.6.5法門陣列(GA)、宏單元陣列(MA)、標準單元陣列(SCA)1.基本組成形式在這一小節(jié)中先介紹門陣列、宏單元陣列、標準單元陣列的原理，然后再簡要介紹它們的設計。這三種陣列電路內(nèi)部的單元是以陣列形式排列，因此它們是陣列邏輯電路。但是經(jīng)常用它們來實現(xiàn)生產(chǎn)批量較大的專用集成電路(applicationspecificintegratedcircuit，簡稱ASIC)。它們都是要由用戶向集成電路生產(chǎn)廠家定做的。(1)門陣列(gatearray,簡稱GA)門陣列設計利用預先制造好的“母片”來進行布圖設計。母片上通常以一定的間距成行成列的排列著基本單元電路。圖2.34給出了門陣列母片的芯片結(jié)構(gòu)示意圖。門陣列設計的優(yōu)點是設計自動化程度較高，設計周期短，設計成本低。因為母片已完成了整個集成電路制造工藝的大部分流程。當用戶提交了邏輯圖之后，只要進行基本單元內(nèi)部布線和基本單元之間的互連就可以了。因此我們把這種器件稱為半用戶器件或半定制器件。門陣列的缺點是布圖密度低，并且品種有限，為了使所有單元間的連線能布通，勢必造成芯片面積利用率的下降。圖2.34門陣列母片芯片布圖(示意圖)(2)宏單元陣列(macrocellarray,簡稱MA)對門陣列進行改進，產(chǎn)生宏單元陣列，如圖2.35所示。宏單元陣列按列排列，每一列由若干個基本單元構(gòu)成，在每兩個基本單元之間有一個走線過道，基本單元之間的連線在垂直和水平走線通道中進行。一個邏輯元件可由一個基本單元或若干個基本單元構(gòu)成，稱為宏單元。宏單元陣列自動設計系統(tǒng)有一個“宏單元庫”，存有門電路、觸發(fā)器、加法器、譯碼器等各類邏輯元件。由于宏單元的邏輯功能比較強，因而布圖密度比門陣列高。宏單元陣列也是一種半用戶器件，具有制造周期短等優(yōu)點。圖2.35宏單元陣列(3)標準單元陣列(standardcellarray,簡稱SCA)標準單元陣列又稱為多元胞陣列(polycellarray),它以預先設計好的功能單元(稱為標準單元或多元胞)為基礎，這些單元可以是門、觸發(fā)器或有一定功能的功能塊(如加法器)。這些單元版圖設計成具有同樣的寬度，而高度可以不相等，除電源、地線接點外，其他連接點要排列在單元的一邊或相對的兩邊上。它們的電學和邏輯特性以及幾何尺寸、接點位置等信息存放在標準單元庫中。設計時根據(jù)用戶邏輯圖、邏輯元件的互連要求、布圖面積最小化的設計目標，將標準單元成列的排列入圖2.36所示。圖2.36標準單元陣列的排列在標準單元陣列中，所有單元都是根據(jù)用戶邏輯圖的需要安排在芯片上，沒有浪費，而且單元的位置、通道的大小也都可根據(jù)要求進行調(diào)整。布局布線易于實現(xiàn)，現(xiàn)有的好的布線算法可以保證100%完成全部布線。這種芯片不能像門陣列那樣事先將半成品芯片大量制造好，所以不是半用戶器件，而是用戶器件。2.CMOS邏輯線路CMOS反相器如圖2.37所示。其中反相管T1為N型MOS管，T2為負載管，它是P型MOS管，T1，T2的柵極接在一起作為反相器的輸入端，兩管的漏極連在一起作為輸出端，此外，N管的襯底接地，P管的襯底接電源VDD。當輸入為高電平時，T1導通，T2截止，此時輸出為地電平；當輸入為低電平時，T1截止，T2導通，此時輸出為VDD。由于兩管是交替導通的，所以線路的功耗很小。又因為輸出高電平約為VDD，輸出低電平約為地電平，所以它還有輸出邏輯擺幅大的優(yōu)點。圖2.37CMOS反相器線路圖圖2.38(a)是CMOS傳輸門的線路圖。圖2.38(b)是CMOS傳輸門的圖符。圖2.39(a)是CMOS與非門(為簡單起見，以后P，N管的襯底連接均不予畫出)。圖2.39(b)、(c)、(d)分別是CMOS或非門、與或非門、異或門的線路圖。圖2.40是CMOS靜態(tài)鎖存器。圖2.41是有置“0”端的正沿觸發(fā)的CMOSD型觸發(fā)器。2.38CMOS傳輸門圖2.39圖2.40CMOS鎖存器圖2.41CMOS正沿觸發(fā)的D觸發(fā)器下面介紹CMOS線路的布局圖。先介紹CMOS反相器的結(jié)構(gòu)剖面圖(圖2.42)。CMOS反相器制作過程大體如圖2.43所示。圖2.42CMOS反相器剖面圖圖2.43CMOS反相器工藝過程(右部為頂視圖)圖2.44是CMOS反相器的布局圖，可以把它看成是CMOS反相器結(jié)構(gòu)的頂視圖，圖中顯示了CMOS反相器多物理層的幾何關系。圖2.45是CMOS二輸入或非門的布局圖。圖2.44

CMOS反相器的布局圖圖2.45CMOS二輸入或非門的布局圖3.宏單元陣列的基本單元與宏單元功能較簡單的邏輯元件可由一個基本單元構(gòu)成。圖2.46是由一個基本單元構(gòu)成的三輸入或非門，圖(a)為線路圖，為便于布局，將圖(a)改畫成圖(b)，圖(c)給出了所需內(nèi)部連接。它需要在電源線及地線上建立三個通孔，在擴散區(qū)上要建立三個通孔，另需水平向及垂直向金屬連線各一條。圖2.46三輸入或非門功能較復雜的邏輯元件或部件需要由若干個基本單元來構(gòu)成。各種宏單元所占用的基本單元數(shù)是不等的。有的可能只占用一個基本單元中的一、兩對N-P管，此時，可以把未用的柵極條用作“基本單元”列間的水平向連線，但要注意，多晶硅只能用作小電流的走線通道。一個空閑不用的基本單元的三個柵極條也均可用作基本單元列間連線通道。在每個基本單元的最上部有一條多晶條，也可用作列間走線通道。因此，宏單元陣列的結(jié)構(gòu)形式給布線帶來了較大的靈活性。宏單元陣列中基本單元列間是垂直向走線通道。列間走線通道中垂直向可行走的連線數(shù)是確定的。列間走線通道一般用來行走宏單元之間的連線。4.宏單元陣列的設計宏單元陣列設計系統(tǒng)應有一個宏單元庫，庫中存放各種宏單元的內(nèi)部連線以及輸入、輸出位置的有關信息。宏單元庫一般存放近百個宏單元的信息。用宏單元陣列去實現(xiàn)一個邏輯系統(tǒng)大體上有以下步驟。先將事先設計好的“用戶邏輯”轉(zhuǎn)換成用宏單元庫中已有的單元來描述的邏輯圖(稱邏輯變換)，然后對它進行邏輯模擬，其目的是為了檢測出邏輯設計的錯誤(這些錯誤中有“邏輯”錯誤和“時序”錯誤)，如有錯誤，則進行修改。接下來，進行“單元分配”，即用相關的軟件工具(布局軟件)，把邏輯圖上各宏單元分配到母片的適當?shù)奈恢蒙先?稱自動布局)。自動布局要有利于后面要進行的“布線”，使得所有連線都能“連通”，并且連線總長度為最小，自動布局還要把各宏單元的有關信息(內(nèi)部連線、輸入輸出端的位置)從宏單元庫中調(diào)出，完成母片上相應位置上的宏單元內(nèi)部布線。最后由自動布線軟件完成各宏單元之間的連線(稱自動布線)。布局和布線是兩個緊密相關的步驟，布局是否成功取決于布線完成后的效果，因而布局、布線往往要反復進行多次才能最終完成布圖任務。由上介紹可知，集成電路制造廠可以事先大量制造好母片，即不進行基本單元內(nèi)部連線和單元間連線的芯片。而在用戶提交了邏輯圖之后即可很快制造出用戶需要的電路。這是因為半成品——母片已包括了整個集成電路制造工藝的大部分流程，僅僅是單元內(nèi)部的布線和單元間互連是根據(jù)設計者要求制作的，即只有“通孔”和“金屬互連”這兩步是依設計者要求制作的。因此這類ASIC形式適合大批量的工業(yè)化生產(chǎn)，很受人們的重視。2.6.6可編程序門陣列(PGA)圖2.47是可編程序門陣列(PGA)的結(jié)構(gòu)圖。它主要由四個部分組成：(1)可編程序邏輯宏單元(CLB)。它以陣列形式分布在芯片的中心部位。每個CLB由若干個觸發(fā)器及一些可編程序組合邏輯部件組成。CLB可通過編程來實現(xiàn)用戶所需的邏輯。(2)可編程序輸入輸出宏單元(IOB)。它排列在CLB四周，是芯片內(nèi)部CLB與芯片外部引腳間的可編程接口，每個IOB可進行邊沿觸發(fā)器、鎖存器、上拉電阻選擇、三態(tài)選擇等輸入輸出方式控制。IOB也是通過編程來實現(xiàn)所需的輸入輸出方式控制的。圖2.47可編程序門陣列結(jié)構(gòu)圖(3)互連資源。它包括可編程的互連開關矩陣、內(nèi)部長線、總線等。(4)重構(gòu)邏輯的程序存儲器。它以陣列形式分布在整個芯片上。PGA器件工作時，首先要將用戶所需實現(xiàn)的邏輯以某種程序形式從片外讀至PGA重構(gòu)邏輯的程序存儲器內(nèi)，該存儲器的存儲單元輸出直接去控制指定的CLB，IOB等單元，從而使器件有確定的功能。常把這一過程稱為配置。1.可編程邏輯宏單元(CLB)不同公司的PGA產(chǎn)品系列，它們的CLB中所含觸發(fā)器數(shù)目和可編程序組合邏輯的功能是不同的。圖2.48是XILINX公司XC-3000型PGA的CLB邏輯圖。該CLB內(nèi)包含兩個正沿D觸發(fā)器、一個組合邏輯功能塊以及內(nèi)部控制電路。它的輸入、輸出端為：5個邏輯變量輸入a,b,c,d,e，數(shù)據(jù)輸入di，時鐘輸入k，時鐘使能信號輸入ec，復位輸入rd,x和y是CLB的輸出。圖2.48可編程邏輯宏單元CLB邏輯圖組合邏輯功能塊有2個輸出：F和G。功能塊可能的輸入為外部輸入a,b,c,d,e和2個觸發(fā)器的輸出：Qx和Qy。功能塊可有三種構(gòu)成方式：(1)如圖2.49(a)所示，可構(gòu)成兩個獨立輸出的邏輯功能子塊，每個子塊最多可有4個變量輸入，即可從a～e，Qx，Qy中進行如圖2.49(a)所示的選擇。(2)如圖2.49(b)所示，可構(gòu)成一個5變量輸入