晶體管陣列及其邏輯設計應用

晶體管規(guī)則陣列設計技術

VLSIC是高度復雜的集成系統(tǒng)，為保證設計的正確性并且降低設計難度，提高設計效率，避免由于在版圖設計過程中采用復雜結(jié)構(gòu)而引入不可靠因素，因此，在VLSI的設計技術中大量地采用規(guī)則結(jié)構(gòu)，晶體管規(guī)則陣列設計技術就是其中之一。在這個結(jié)構(gòu)中的基本單元就是MOS晶體管或CMOS晶體管對。第一頁，共五十三頁。4.1晶體管陣列及其邏輯設計應用ROM是最常用的晶體管規(guī)則陣列，它以晶體管的有無來確定存儲的信號是“0”或“1”。第二頁，共五十三頁。4.1.1全NMOS結(jié)構(gòu)ROM

第三頁，共五十三頁。動態(tài)NMOS或非結(jié)構(gòu)ROM第四頁，共五十三頁。4.1.2ROM版圖1.NMOS或非結(jié)構(gòu)ROM版圖

第五頁，共五十三頁。2.NMOS與非結(jié)構(gòu)ROM版圖

第六頁，共五十三頁。第七頁，共五十三頁。對于并聯(lián)形式的器件采用不制作或開路的方法去除；對于串聯(lián)形式的器件采用不制作或短路的方法去除；對于NMOS管，可以不做柵或漏；對于NMOS管，采用離子注入的方法可去除：1）并聯(lián)結(jié)構(gòu)，采用提高開啟電壓實現(xiàn)開路，注入與襯底相同的雜質(zhì)；2）串聯(lián)結(jié)構(gòu)，采用降低開啟電壓到負向（耗盡）實現(xiàn)短路，注入與襯底相反的雜質(zhì)。對器件編程的技術小結(jié)：第八頁，共五十三頁。例題：按照真值表，用NMOS或非ROM結(jié)構(gòu)電路實現(xiàn)邏輯。

第九頁，共五十三頁。第十頁，共五十三頁。第十一頁，共五十三頁。第十二頁，共五十三頁。第十三頁，共五十三頁。地址譯碼器（輸入變量組合的枚舉）：第十四頁，共五十三頁。4.2MOS晶體管開關邏輯

MOS開關晶體管邏輯是建立在“傳輸晶體管”或“傳輸門”基礎上的邏輯結(jié)構(gòu)，所以又稱為傳輸晶體管邏輯。信號的傳輸是通過導通的MOS器件，從源傳到漏或從漏傳到源。這時的信號接受端的邏輯值將同時取決于信號的發(fā)送端和MOS器件柵極的邏輯值。

第十五頁，共五十三頁。4.2.1開關邏輯1.多路轉(zhuǎn)換開關MUX

第十六頁，共五十三頁。CMOS結(jié)構(gòu)的MUX第十七頁，共五十三頁。帶有提升電路的MUX第十八頁，共五十三頁。2.MUX邏輯應用

在MUX作為選擇開關的應用時，將B和A當作控制信號，而將C0~C3當作數(shù)據(jù)信號，如果反過來，仍是這個電路結(jié)構(gòu)，將C0~C3當作邏輯功能控制信號，B和A作為邏輯數(shù)據(jù)信號，我們可以得到一個非常有趣地邏輯結(jié)構(gòu)。

第十九頁，共五十三頁。第二十頁，共五十三頁。例2：設計一個實現(xiàn)四種邏輯操作的電路，其中控制信號為K1K0，邏輯輸入為A、B，當K1K0=00時，實現(xiàn)A、B的與非操作；當K1K0=01時，實現(xiàn)A、B的或非操作；當K1K0=10時，實現(xiàn)A、B的異或操作；當K1K0=11時，實現(xiàn)A信號的倒相操作；

分析：首先，我們可以確定采用四到一MUX能夠?qū)崿F(xiàn)所需的四種邏輯操作，接下來的任務是產(chǎn)生所需的四種控制編碼C3~C0，同時，這四種控制編碼又對應了外部的二位控制信號K1K0，因此，該邏輯應由兩部分組成：編碼產(chǎn)生與控制邏輯和四到一的MUX。

查表4-1可知，當實現(xiàn)A、B與非操作時，C0~C3為1110；當實現(xiàn)A、B或非操作時，C0~C3為1000；當實現(xiàn)A、B異或操作時，C0~C3為0110；當實現(xiàn)A信號倒相操作時，C0~C3為1010；第二十一頁，共五十三頁。A、B與非操作時，C0~C3為1110；A、B或非操作時，C0~C3為1000；A、B異或操作時，C0~C3為0110；A信號倒相操作時，C0~C3為1010。第二十二頁，共五十三頁。4.2.2棒狀圖

第二十三頁，共五十三頁。4.3PLA及其拓展結(jié)構(gòu)

可編程邏輯陣列PLA也是典型的晶體管規(guī)則陣列結(jié)構(gòu)，它采用兩級ROM形式構(gòu)造電路，其兩級ROM陣列分別為“與平面”和“或平面”，這是源于大多數(shù)邏輯表達式采用“與-或”結(jié)構(gòu)。它不用譯碼電路而直接將輸入變量的原量和非量送入晶體管陣列。

實際的PLA結(jié)構(gòu)中，“與平面”并不是由“與門”陣列構(gòu)成，同樣的，“或平面”也不是“或門”陣列，其兩個“平面”的組合是以“或非-或非”或者“與非-與非”，或者其他變形結(jié)構(gòu)的陣列形式出現(xiàn)。

第二十四頁，共五十三頁。4.3.1“與非-與非”陣列結(jié)構(gòu)第二十五頁，共五十三頁。4.3.2“或非-或非”陣列結(jié)構(gòu)

當用“或非-或非”結(jié)構(gòu)PLA實現(xiàn)邏輯時必須輸入取反、輸出取反。

第二十六頁，共五十三頁。例3：用或非-或非結(jié)構(gòu)的PLA實現(xiàn)下面的邏輯解：這個邏輯函數(shù)就是例2描述的邏輯，我們在例2中采用的是ROM+MUX的結(jié)構(gòu)，現(xiàn)在采用PLA進行設計。首先需將函數(shù)化為標準的與-或表達式：第二十七頁，共五十三頁。第二十八頁，共五十三頁。第二十九頁，共五十三頁。第三十頁，共五十三頁。4.3.3多級門陣列(MGA)

MGA是在PLA基礎上變化而成的多級門結(jié)構(gòu)，雖然它被稱為門陣列，實際上它是多級PLA的組合，一個最明顯的標志是它對輸入、輸出位置的限制。

因為在每塊PLA中，“與平面”只能外部輸入，內(nèi)部輸出，“或平面”只能內(nèi)部輸入，外部輸出。

第三十一頁，共五十三頁。第三十二頁，共五十三頁。第三十三頁，共五十三頁。第三十四頁，共五十三頁。4.4門陣列

門陣列是一種規(guī)則化的版圖結(jié)構(gòu)。門陣列版圖采用行式結(jié)構(gòu)，在單元行內(nèi)規(guī)則的排列著以標準門定義的門單元。嚴格地講，門陣列不是一個實現(xiàn)邏輯的電路結(jié)構(gòu)，它是一種版圖形式。

第三十五頁，共五十三頁。第三十六頁，共五十三頁。第三十七頁，共五十三頁。4.4.1門陣列單元

第三十八頁，共五十三頁。第三十九頁，共五十三頁。第四十頁，共五十三頁。第四十一頁，共五十三頁。第四十二頁，共五十三頁。4.4.2整體結(jié)構(gòu)設計準則

·電源、地線必須用鋁引線，為了使電源和地線通達各個單元，它們應設計成叉指形。電源、地線在各單元行的位置、寬度必須一致。對于外部的輸入、輸出單元的電源和地線的設計采用“回”字型結(jié)構(gòu)，以保證電源和地線能夠通達到每一個單元。·采用垂直布線法，即水平方向用鋁線作為各單元間的互連線。垂直方向用多晶硅條或擴散條作為穿越單元行的通信以及鋁引線交叉的通道。由于鋁線與多晶硅條或擴散條可以互相跨越，因此它們可以共用同一個布線通道。·采用“行式結(jié)構(gòu)”，即單元行和布線通道間隔排列，這種間隔便于CAD軟件實現(xiàn)自動布局布線。·

用掩模版編程的I/OPAD單元或獨立的I/O單元位于芯片四周。

第四十三頁，共五十三頁。第四十四頁，共五十三頁。第四十五頁，共五十三頁。4.4.3門陣列在VLSI設計中的應用形式

門陣列是一種規(guī)則陣列形式的版圖，與前面介紹的晶體管規(guī)則陣列所不同的是，在前述的晶體管規(guī)則陣列中，版圖和電路形式是相關的，運用什么樣的版圖必須有配套的電路設計方法。門陣列版圖對電路設計沒有嚴格的要求，可以完全按照人們習慣的設計方式構(gòu)造電路，不必考慮邏輯的表達式應是什么形式。門陣列在VLSI設計中的應用有兩類三種主要的應用形式：電路的完全實現(xiàn)形式，包括固定門陣列和優(yōu)化門陣列；電路的局部實現(xiàn)形式，即在系統(tǒng)中的某一部分電路采用門陣列結(jié)構(gòu)加以實現(xiàn)。顯然，在第一類中，VLSIC完全采用門陣列技術實現(xiàn)設計，而第二類僅僅在VLSIC中的一部分電路采用了門陣列。第四十六頁，共五十三頁。1.固定門陣列

固定門陣列采用預加工技術，就是說，在工廠里預先就加工了一些規(guī)格化的門陣列母片，這些母片已完成了主要的工藝流程，母片上已沉積了金屬層。所謂固定就是固定大小、固定結(jié)構(gòu)、固定I/O數(shù)量的門陣列。固定大小就是對某一個預先制作的母片，它的門數(shù)是固定的，如500門、1000門、5000門，等等。固定結(jié)構(gòu)就是對預先制作的母片，它的結(jié)構(gòu)，如陣列有幾列、每列有幾行、每行的門數(shù)，行間有多少水平布線道、列間有多少豎直布線道、陣列外圍有多少布線道，等等，都是固定的。固定的I/O數(shù)量是指對預先制作的母片，它的外圍I/O的數(shù)量、排列方式是固定的，電源、地線的位置也是固定的。第四十七頁，共五十三頁。2.優(yōu)化門陣列

優(yōu)化門陣列是一種不規(guī)則的門陣列結(jié)構(gòu)，所謂不規(guī)則是指它的單元行的寬度可以不完全相同，即每行的單元數(shù)可以有多有少，布線通道的容量可以不完全相同。

3.局部門陣列

所謂局部門陣列就是將集成電路中的一部分用門陣列結(jié)構(gòu)設計，顯然，它屬于優(yōu)化門陣列范疇。

第四十八頁，共五十三頁。4.5晶體管規(guī)則陣列設計技術應用

1.EPLD中的宏單元

EPLD（ErasableProgramableLogicDevices）是目前應用最為廣泛的現(xiàn)場編程器件之一。它采用電編寫和電擦除的特殊MOS器件（E2PROM器件）作為晶體管規(guī)則陣列中的單元，實現(xiàn)現(xiàn)場編程。第四十九頁，共五十三頁。第五十頁，共五十三頁。2.E2PROM晶體管

第五十一頁，共五十三頁。3.編程的概念

用晶體管規(guī)則陣列設計VLSI的過程，通常就是“編程”的過程。對ROM結(jié)構(gòu)，我們通過一塊摻雜掩膜版編程，如源漏摻雜掩膜版、離子注入掩膜版等。對開關晶體管邏輯、PLA及其拓展結(jié)構(gòu)也采用同樣的方法編程。對門陣列，我們采用金屬掩膜版進行編程，等等。

第五十二頁，共五十三頁。內(nèi)容總結(jié)晶體管規(guī)則陣列設計技術。在MUX作為選擇開關的應用時，將B和A當作控制信號，而將C0~C3當作數(shù)據(jù)信號，