電子設(shè)計(jì)自動(dòng)化知到章節(jié)答案智慧樹2023年哈爾濱職業(yè)技術(shù)學(xué)院

電子設(shè)計(jì)自動(dòng)化知到章節(jié)測(cè)試答案智慧樹2023年最新哈爾濱職業(yè)技術(shù)學(xué)院項(xiàng)目一測(cè)試電子設(shè)計(jì)自動(dòng)化的英文縮寫是（）。

參考答案:

EDA集成了特定功能的集成電路就叫做（）。

參考答案:

ASIC狹義的EDA開發(fā)所必須具備的條件有（）。

參考答案:

掌握一種硬件描述語言;計(jì)算機(jī);EDA開發(fā)軟件及環(huán)境;實(shí)驗(yàn)開發(fā)系統(tǒng)EDA知識(shí)體系包括（）。

參考答案:

EDA工具軟件的使用;可編程邏輯器件的原理、結(jié)構(gòu)及應(yīng)用;硬件描述語言HDLEDA開發(fā)設(shè)計(jì)流程主要包括（）、硬件調(diào)試五個(gè)步驟。

參考答案:

設(shè)計(jì)輸入;編程或配置;設(shè)計(jì)仿真;設(shè)計(jì)實(shí)現(xiàn)在設(shè)計(jì)輸入環(huán)節(jié)主要包括（）兩種方法。

參考答案:

圖形輸入;文本輸入設(shè)計(jì)實(shí)現(xiàn)主要包括（）兩個(gè)過程。

參考答案:

適配;綜合EDA開發(fā)設(shè)計(jì)的最后一個(gè)環(huán)節(jié)是（）。

參考答案:

硬件調(diào)試下列語言中不屬于硬件描述語言的是（）。

參考答案:

python硬件描述語言編寫的程序經(jīng)過EDA工具的（）綜合之后，生成為ASIC設(shè)計(jì)提供的電路網(wǎng)表文件。

參考答案:

綜合器項(xiàng)目二測(cè)試下列結(jié)構(gòu)中，不屬于典型的VHDL程序結(jié)構(gòu)的有（）。

參考答案:

庫庫語句使用（）關(guān)鍵詞定義。

參考答案:

LIBRARY實(shí)體語句使用（）關(guān)鍵詞定義。

參考答案:

ENTITY結(jié)構(gòu)體語句使用（）關(guān)鍵詞定義。

參考答案:

ARCHITECTURE設(shè)計(jì)實(shí)體定義設(shè)計(jì)元件的（）特性。

參考答案:

外部下列數(shù)制基數(shù)表示的數(shù)字鐘錯(cuò)誤的是（）。

參考答案:

5#40#E1下列標(biāo)識(shí)符中錯(cuò)誤的是（）。

參考答案:

A_B_常量使用（）關(guān)鍵詞定義。

參考答案:

CONSTANT變量使用（）關(guān)鍵詞定義。

參考答案:

VARIABLE信號(hào)使用（）關(guān)鍵詞定義。

參考答案:

SIGNAL項(xiàng)目三測(cè)試下列語句可以實(shí)現(xiàn)與非門功能的語句有（）。

參考答案:

y＜=aNANDb;y＜=NOT(aANDb)下列語句可以實(shí)現(xiàn)或非門功能的語句有（）。

參考答案:

y＜=NOT(aORb);y＜=aNORb下列語句屬于信號(hào)賦值語句的有（）。

參考答案:

y＜=aNORb;y＜=NOT(aANDb)下列語句屬于變量賦值語句的有（）。

參考答案:

y:=aNANDb;y:=NOT(aORb)簡單的門電路設(shè)計(jì)屬于（）邏輯電路設(shè)計(jì)。

參考答案:

組合38譯碼器設(shè)計(jì)屬于（）邏輯電路設(shè)計(jì)。

參考答案:

組合設(shè)計(jì)4選1的多路開關(guān)時(shí)，選擇信號(hào)SEL寬度應(yīng)該為（）位。

參考答案:

2在完成的共陽數(shù)碼管譯碼器設(shè)計(jì)基礎(chǔ)上，在信號(hào)輸出前執(zhí)行（）操作，即可實(shí)現(xiàn)共陰數(shù)碼管設(shè)計(jì)。

參考答案:

取反在完成VHDL程序設(shè)計(jì)，進(jìn)行EDA工程開發(fā)時(shí)，VHDL輸入文件名字必須與設(shè)計(jì)實(shí)體同名。（）

參考答案:

對(duì)在進(jìn)行EDA項(xiàng)目開發(fā)時(shí)，必須進(jìn)行工程設(shè)置。（）

參考答案:

對(duì)項(xiàng)目四測(cè)試計(jì)數(shù)器設(shè)計(jì)屬于（）邏輯電路設(shè)計(jì)。

參考答案:

時(shí)序D觸發(fā)器設(shè)計(jì)屬于（）邏輯電路設(shè)計(jì)。

參考答案:

時(shí)序在進(jìn)行1-7模7計(jì)數(shù)器設(shè)計(jì)時(shí)，計(jì)數(shù)寄存器的位寬應(yīng)該定義為（）位。

參考答案:

38位異步復(fù)位的可預(yù)置加減計(jì)數(shù)器的設(shè)計(jì)當(dāng)中的8位是指采用無符號(hào)數(shù)據(jù)，8位數(shù)據(jù)的數(shù)據(jù)范圍就是0~255。（）

參考答案:

對(duì)在進(jìn)行分頻器設(shè)計(jì)時(shí)，計(jì)數(shù)器的位寬取決于（）。

參考答案:

分頻系數(shù)語句clk’EVENT表示（）。

參考答案:

時(shí)鐘信號(hào)clk的屬性，即clk信號(hào)變化時(shí)，clk’EVENT為TRUE在進(jìn)行門電路設(shè)計(jì)時(shí)，即可以采取操作符功能描述方式，也可以采用數(shù)據(jù)流的描述方式。（）

參考答案:

對(duì)在使用CASE語句時(shí)，如果WHEN語句后面給出了條件表達(dá)式的全部定義域，可以不使用WHENOTHERS語句。（）

參考答案:

對(duì)分支IFELSE語句可以嵌套。（）

參考答案:

對(duì)CASE語句必須用ENDCASE語句結(jié)束。（）

參考答案:

對(duì)項(xiàng)目五測(cè)試摩爾型狀態(tài)機(jī)的輸出信號(hào)只與（）狀態(tài)有關(guān)。

參考答案:

當(dāng)前Mealy型狀態(tài)機(jī)的輸出信號(hào)不僅與當(dāng)前狀態(tài)有關(guān)，還與（）有關(guān)。

參考答案:

輸入信號(hào)在進(jìn)行EDA工程開發(fā)時(shí)，頂層設(shè)計(jì)文件需要與（）同名。

參考答案:

工程頂層實(shí)體在進(jìn)行EDA工程開發(fā)時(shí)，仿真文件需要與（）同名。

參考答案:

工程頂層實(shí)體狀態(tài)機(jī)一般包含（）兩部分。

參考答案:

組合邏輯;寄存器邏輯寄存器邏輯用于存儲(chǔ)（）。

參考答案:

狀態(tài)組合邏輯用于（）。

參考答案:

產(chǎn)生輸出信號(hào);狀態(tài)譯碼狀態(tài)機(jī)的輸出不僅與當(dāng)前輸入信號(hào)有關(guān)，還與當(dāng)前的狀態(tài)有關(guān)，因此狀態(tài)機(jī)（）基本要素。

參考答案:

次態(tài);現(xiàn)態(tài);條件;動(dòng)作狀態(tài)機(jī)的輸出不僅與當(dāng)前輸入信號(hào)有關(guān)，還與當(dāng)前的狀態(tài)有關(guān)。（）

參考答案:

對(duì)“次態(tài)”相對(duì)于“現(xiàn)態(tài)”而言，“次態(tài)”一旦被激活，就轉(zhuǎn)變?yōu)樾碌摹艾F(xiàn)態(tài)”了。（）

參考答案:

對(duì)項(xiàng)目六測(cè)試用VHDL語言編寫的VHDL模塊程序，經(jīng)過編譯以后，可以生成被頂層（）的元件。

參考答案:

調(diào)用用VHDL語言編寫的EDA頂層設(shè)計(jì)文件，通常利用（）語句實(shí)現(xiàn)結(jié)構(gòu)化描述。

參考答案:

元件例化語句在VHDL語言中，&表示（）操作。

參考答案:

并置在EDA工程開發(fā)與硬件調(diào)試過程中，通常要先進(jìn)行（）。

參考答案:

需求分析與頂層原理框圖繪制在VHDL程序設(shè)計(jì)過程中，繪制流程圖和狀態(tài)圖的過程屬于（）。

參考答案:

算法設(shè)計(jì)在EDA的硬件調(diào)試過程中，通常要用到下列（）工具、儀器。

參考答案:

邏輯分析儀;萬用表;示波器;信號(hào)發(fā)生器在進(jìn)行硬件調(diào)試過程中，只能采用修改硬件調(diào)整的方式解決調(diào)試遇到的問題。（）