直接數(shù)字頻率合成器

直接數(shù)字頻率合成器第1頁，共47頁，2023年，2月20日，星期六比賽中用到的波形發(fā)生器

波形是信息和能量的載體,它無處不在.歷來的賽題中,絕大部分都直接和間接地與波形發(fā)生器有關(guān).例如:1,要求制作一個信號源 如第二屆的”實用信號源的設(shè)計和制作”,第六屆 的”射頻振蕩器制作”,第五屆的“波形發(fā)生器”等2,賽題中,需要用到信號源 如數(shù)據(jù)采集,無線電接收,元件參數(shù)測試儀,頻率計,頻率特性測試儀等.

DDS技術(shù)是一種先進的波形產(chǎn)生技術(shù),已經(jīng)在實際中獲得廣泛應(yīng)用,在比賽中也應(yīng)該優(yōu)先考慮采用.第2頁，共47頁，2023年，2月20日，星期六頻率綜合技術(shù)概述頻率可變的振蕩源通過改變R,L,C元件參數(shù)改變正弦振蕩的頻率通過改變充放電電流改變振蕩頻率改變R改變L改變C改變電流壓控振蕩器VCO用斜波掃描電壓(流)控制產(chǎn)生掃頻振蕩器用于頻率穩(wěn)定度和精度儀器不高的場合頻率合成技術(shù)間接合成法------鎖相環(huán)PLL直接模擬合成法(早期的直接合成法)------通過模擬電路實現(xiàn)多級的連續(xù)混頻

分頻,獲得很小的頻率步進,電路復(fù)雜,不易集成直接數(shù)字合成法------DDS第3頁，共47頁，2023年，2月20日，星期六VCO--用電壓(流)控制振蕩頻率改變R改變L改變C改變電流第4頁，共47頁，2023年，2月20日，星期六頻率綜合技術(shù)概述開環(huán)VCO的頻率穩(wěn)定度和頻率精度較低PLL使輸出頻率的穩(wěn)定度和精度,接近參考振蕩源(通常用晶振)PLL框圖如下:第5頁，共47頁，2023年，2月20日，星期六PLL的構(gòu)成在反饋環(huán)路中插入頻率運算功能,即可改變PLL的輸出頻率.有三種頻率運算方式:

倍頻 分頻 混頻

分別進行頻率的×,÷,±運算上述運算由模擬和數(shù)字電路混合實現(xiàn),由數(shù)字鑒相器,數(shù)字分頻器,壓控振蕩器和模擬環(huán)路濾波器組成.輸出頻率分別為參考頻率的N倍,1/N,±FL第6頁，共47頁，2023年，2月20日，星期六第7頁，共47頁，2023年，2月20日，星期六PLL

為了使輸出頻率有更高的分辨率,常用到多環(huán)頻率合成和小數(shù)分頻等技術(shù).

隨著頻率分辨率的提高,PLL的鎖定時間也越長,頻率變化越慢.第8頁，共47頁，2023年，2月20日，星期六DDS1971年,由J.Tierney和C.M.Tader等人在“ADigitalFrequencySynthesizer”一文中首次提出了DDS的概念,DDS或DDFS是DirectDigitalFrequencySynthesis的簡稱通常將此視為第三代頻率合成技術(shù).它突破了前兩種頻率合成法的原理,從”相位”的概念出發(fā)進行頻率合成.這種方法不僅可以產(chǎn)生不同頻率的正弦波,而且可以控制波形的初始相位.還可以用DDS方法產(chǎn)生任意波形(AWG)第9頁，共47頁，2023年，2月20日，星期六DDS原理

工作過程為:1,將存于數(shù)表中的數(shù)字波形,經(jīng)數(shù)模轉(zhuǎn)換器D/A,形成模擬量波形.2,兩種方法可以改變輸出信號的頻率:(1),改變查表尋址的時鐘CLOCK的頻率,可以改變輸出波形的頻率.

(2),改變尋址的步長來改變輸出信號的頻率.DDS即采用此法. 步長即為對數(shù)字波形查表的相位增量.由累加器對相位增量進行累加,累加器的值作為查表地址.3,D/A輸出的階梯形波形,經(jīng)低通(帶通)濾波,成為質(zhì)量符合需要的模擬波形.

第10頁，共47頁，2023年，2月20日，星期六累加器的工作示意圖第11頁，共47頁，2023年，2月20日，星期六

第12頁，共47頁，2023年，2月20日，星期六設(shè)相位累加器的位寬為2N,Sin表的大小為2p,累加器的高P位用于尋址Sin表.時鐘Clock的頻率為fc,若累加器按步進為1地累加直至溢出一遍的頻率為若以M點為步長,產(chǎn)生的信號頻率為M稱為頻率控制字第13頁，共47頁，2023年，2月20日，星期六該DDS系統(tǒng)的核心是相位累加器，它由一個加法器和一個位相位寄存器組成，每來一個時鐘，相位寄存器以步長增加，相位寄存器的輸出與相位控制字相加，然后輸入到正弦查詢表地址上。正弦查詢表包含一個周期正弦波的數(shù)字幅度信息，每個地址對應(yīng)正弦波中0~360o范圍的一個相位點。查詢表把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號，驅(qū)動DAC，輸出模擬量。相位寄存器每經(jīng)過2N/M個fc時鐘后回到初始狀態(tài)，相應(yīng)地正弦查詢表經(jīng)過一個循環(huán)回到初始位置，整個DDS系統(tǒng)輸出一個正弦波。輸出正弦波周期為

頻率為頻率控制字與輸出信號頻率和參考時鐘頻率之間的關(guān)系為：

其中N是相位累加器的字長。頻率控制字與輸出信號頻率成正比。由取樣定理，所產(chǎn)生的信號頻率不能超過時鐘頻率的一半，在實際運用中，為了保證信號的輸出質(zhì)量，輸出頻率不要高于時鐘頻率的33%,以避免混疊或諧波落入有用輸出頻帶內(nèi)。在圖中，相位累加器輸出位并不全部加到查詢表，而要截斷。相位截斷減小了查詢表長度，但并不影響頻率分辨率，對最終輸出僅增加一個很小的相位噪聲。DAC分辨率一般比查詢表長度小2~4位。

第14頁，共47頁，2023年，2月20日，星期六通常用頻率增量來表示頻率合成器的分辨率，DDS的最小分辨率為這個增量也就是最低的合成頻率。最高的合成頻率受奈奎斯特抽樣定理的限制，所以有與PLL不同,DDS的輸出頻率可以瞬時地改變,即可以實現(xiàn)跳頻，這是DDS的一個突出優(yōu)點，用于掃頻測量和數(shù)字通訊中，十分方便。

第15頁，共47頁，2023年，2月20日，星期六DDS這種技術(shù)的實現(xiàn)依賴于高速數(shù)字電路的產(chǎn)生，目前，其工作速度主要受D/A變換器的限制。利用正弦信號的相位與時間呈線性關(guān)系的特性，通過查表的方式得到信號的瞬時幅值，從而實現(xiàn)頻率合成。DDS具有超寬的相對寬帶，超高的捷變速率，超細的分辨率以及相位的連續(xù)性，可編程全數(shù)字化，以及可方便實現(xiàn)各種調(diào)制等優(yōu)越性能。但存在雜散大的缺點，限于數(shù)字電路的工作速度,DDS的頻率上限目前還只能達到數(shù)百兆,限制了在某些領(lǐng)域的應(yīng)用。第16頁，共47頁，2023年，2月20日，星期六AD9830芯片特性+5V電壓供電50MHz頻率片內(nèi)正弦查詢表片內(nèi)10位數(shù)模轉(zhuǎn)換器并行數(shù)據(jù)接口掉電功能選擇250mW功耗48引腳薄方扁封裝（TQFP）第17頁，共47頁，2023年，2月20日，星期六DDS的信號質(zhì)量分析取樣系統(tǒng)信號的頻譜鏡像頻率分量為－60dB，而其他各種雜散分量分布在很寬的頻帶上，其幅值遠小于鏡像頻率分量。D/A之后用的低通濾波器可用來濾去鏡像頻率分量，諧波分量和帶外雜散分量。第一個鏡像頻率分量最靠近信號頻率，且幅度最大，實際應(yīng)用時，應(yīng)盡量提高采樣時鐘頻率，使該分量遠離低通濾波器的帶寬,以減少低通濾波器的制作難度。第18頁，共47頁，2023年，2月20日，星期六第19頁，共47頁，2023年，2月20日，星期六第20頁，共47頁，2023年，2月20日，星期六DDS的信號質(zhì)量分析

DDS信號源的性能指標：1,頻率穩(wěn)定度，等同于其時鈡信號的穩(wěn)定度。2,頻率的值的精度，決定于DDS的相位分辨率。即由DDS的相位累加器的字寬和ROM函數(shù)表決定。本題要求頻率按10Hz步進，頻率值的誤差應(yīng)遠小于10Hz。DDS可達到很高的頻率分辨率。3,失真與雜波：可用輸出頻率的正弦波能量與其他各種頻率成分的比值來描述。失真與雜波的成分可分為以下幾個部分：⑴，采樣信號的鏡像頻率分量。DDS信號是由正弦波的離散采樣值的數(shù)字量經(jīng)D/A轉(zhuǎn)換為階梯形的模擬波形的，當(dāng)時鐘頻率為，輸出正弦波的頻率為時，存在著以采樣頻率為折疊頻率的一系列鏡像頻率分量，這些鏡像頻率值為n±它們的幅度沿Sin(x)/x包絡(luò)滾降。其輸出信號的頻譜如圖6。19所示。⑵D/A的字寬決定了它的分辨率，它所決定的雜散噪聲分量，滿量程時，對信號的信噪比影響可表示為S/D+N=6.02B+1.76dB其中B為D/A的字寬，對于10位的D/A，信噪比可達到60dB以上。增加D/A的位數(shù)，可以減少波形的幅值離散噪聲。另外，采用過采樣技術(shù)，即大幅度增加每個周期中的樣點數(shù)（提高時鐘頻率），也可以降低該類噪聲。過采樣方法使量化噪聲的能量分散到更寬的頻帶，因而提高了信號頻帶內(nèi)的信噪比。⑶相位累加器截斷造成的雜波。這是由正弦波的ROM表樣點數(shù)有限而造成的。通過提高時鐘頻率或采用插值的方法增加每個周期中的點數(shù)（過采樣），可以減少這些雜波分量。⑷D/A轉(zhuǎn)換器的各種非線性誤差形成的雜散頻率分量，其中包括諧波頻率分量，它們在N頻率處。這些雜波分量的幅度較小。⑸，其他雜散分量，包括時鐘泄漏，時鐘相位噪聲的影響等。

D/A后面的低通濾波器可以濾去鏡像頻率分量和諧波分量，可以濾去帶外的高頻雜散分量，但是，無法濾去落在低通帶內(nèi)的雜散分量。第21頁，共47頁，2023年，2月20日，星期六DDS的信號質(zhì)量分析最高電壓雜散信號fspur出現(xiàn)在頻譜f=

fc-f0時，它限制著輸出頻率范圍的上限。最大雜散信號邊帶與信號功率之比為

滿量程時，對信號的信噪比影響可表示為第22頁，共47頁，2023年，2月20日，星期六其中最主要的是相位截斷誤差帶來的噪聲三個噪聲,都是加性噪聲第23頁，共47頁，2023年，2月20日，星期六DDS的優(yōu)點與不足（1）輸出頻率相對帶寬較寬 輸出頻率帶寬為50%fs（理論值）。但考慮到低通濾波器的特性和設(shè)計難度以及對輸出信號雜散的抑制，實際的輸出頻率帶寬仍能達到40%fs。（2）頻率轉(zhuǎn)換時間短 DDS是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時間極短。事實上，在DDS的頻率控制字改變之后，需經(jīng)過一個時鐘周期之后按照新的相位增量累加，才能實現(xiàn)頻率的轉(zhuǎn)換。因此，頻率時間等于頻率控制字的傳輸，也就是一個時鐘周期的時間。時鐘頻率越高，轉(zhuǎn)換時間越短。DDS的頻率轉(zhuǎn)換時間可達納秒數(shù)量級，比使用其它的頻率合成方法都要短數(shù)個數(shù)量級。（3）頻率分辨率極高 若時鐘fs的頻率不變，DDS的頻率分辨率就是則相位累加器的位數(shù)N決定。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。目前，大多數(shù)DDS的分辨率在1Hz數(shù)量級，許多小于1mHz甚至更小。（4）相位變化連續(xù) 改變DDS輸出頻率，實際上改變的每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)性。（5）輸出波形的靈活性 只要在DDS內(nèi)部加上相應(yīng)控制如調(diào)頻控制FM、調(diào)相控制PM和調(diào)幅控制AM，即可以方便靈活地實現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能，產(chǎn)生FSK、PSK、ASK和MSK等信號。另外，只要在DDS的波形存儲器存放不同波形數(shù)據(jù)，就可以實現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。當(dāng)DDS的波形存儲器分別存放正弦和余弦函數(shù)表時，既可得到正交的兩路輸出。

優(yōu)點第24頁，共47頁，2023年，2月20日，星期六（6）其他優(yōu)點

由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當(dāng)靈活，因此性價比極高。第25頁，共47頁，2023年，2月20日，星期六DDS也有局限性，主要表現(xiàn)在：

（1）輸出頻帶范圍有限 由于DDS內(nèi)部DAC和波形存儲器（ROM）的工作速度限制，使得DDS輸出的最高頻有限。目前市場上采用CMOS、TTL、ECL工藝制作的DDS工習(xí)片，工作頻率一般在幾十MHz至400MHz左右。采用GaAs工藝的DDS芯片工作頻率可達2GHz左右。（2）輸出雜散大 由于DDS采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。其來源主要有三個：相位累加器相位舍位誤差造成的雜散；幅度量化誤差（由存儲器有限字長引起）造成的雜散和DAC非理想特性造成的雜散。第26頁，共47頁，2023年，2月20日，星期六目前DDS芯片的生產(chǎn)公司Qualcomm公司單片電路。Q2220、Q2230、Q2334、Q2240、Q2368，其中Q2368的時鐘頻率為130MHz，分辨率為0.03Hz，雜散控制為-76dBc，變頻時間為0.1μs;ScitegADS-431,1.6GHz,分辨率1Hz,雜散-45dB,可正交輸出StanfordMicroLinear公司第27頁，共47頁，2023年，2月20日，星期六MicroLinear公司電壓事業(yè)部生產(chǎn)的幾種低頻

DDS產(chǎn)品ML2035 特性：（1）輸出頻率為直流到25kHz，在時鐘輸入為12.352MHz野外頻率分辨率可達到1.5Hz（-0.75～+0.75Hz），輸出正弦波信號的峰-峰值為Vcc；（2）高度集成化，無需或僅需極少的外接元件支持，自帶3～12MHz晶體振蕩電路；（3）兼容的3線SPI串行輸入口，帶雙緩沖，能方便地配合單片機使用；（4）增益誤差和總諧波失真很低。ML2035生成的頻率較低（0～25kHz），一般應(yīng)用于一些需產(chǎn)生的頻率為工頻和音頻的場合。如用2片ML2035產(chǎn)生多頻互控信號，并與AMS3104（多頻接收芯片）或ML2031/2032（音頻檢波器）配合，制作通信系統(tǒng)中的收發(fā)電路等。ML2037是新一代低頻正弦波DDS單片電路，生成的最高頻可達500kHz。第28頁，共47頁，2023年，2月20日，星期六AD公司的產(chǎn)品第29頁，共47頁，2023年，2月20日，星期六型

號最大工作(MHz)工作電壓（V）最大功耗（mw)備

注AD9832253.3/5120小型封裝，串行輸入，內(nèi)置D/A轉(zhuǎn)換器。AD9831253.3/5120低電壓，經(jīng)濟，內(nèi)置D/A轉(zhuǎn)換器。AD9833252.5～5.52010個管腳的uSOIC封裝。AD9834502.5～5.52520個管腳的TSSOP封裝并內(nèi)置比較器。AD9835505200經(jīng)濟，小型封裝，串行輸入，內(nèi)置D/A轉(zhuǎn)換器。AD9830505300經(jīng)濟，并行輸入，內(nèi)置D/A轉(zhuǎn)換器。AD98501253.3/5480內(nèi)置比較器和D/A轉(zhuǎn)換器。AD98531653.3/51150可編程數(shù)字QPSK/16-QAM調(diào)制器。AD98511803/3.3/550內(nèi)置比較器、D/A轉(zhuǎn)換器和時鐘6倍頻器。AD98523003.31200內(nèi)置12位的D/A轉(zhuǎn)換器、高速比較器、線性調(diào)頻和可編程參考時鐘倍頻器。AD98543003.31200內(nèi)置12位兩路正交D/A轉(zhuǎn)換器、高速比較器和可編程參考時鐘倍頻器。AD985810003.32000內(nèi)置10位的D/A轉(zhuǎn)換器、150MHz相頻檢測器、充電汞和2GHz混頻器。第30頁，共47頁，2023年，2月20日，星期六AD公司的產(chǎn)品AD9859

400MSPS10-BitDAC1.8VCMOSDirectDigitalSynthesizerAD9951

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerAD9952

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwithHighSpeedComparatorAD9953

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwith1024x32RAMAD9954

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwith1024x32RAM,LinearSweepBlock,AndHighSpeedComparator第31頁，共47頁，2023年，2月20日，星期六實現(xiàn)DDS的幾種技術(shù)方案1,采用高性能DDS單片電路的解決方案2,采用分立IC電路系統(tǒng)實現(xiàn),一般有CPU,RAM,ROM,D/A,CPLD,模擬濾波器等組成3,CPLD,FPGA實現(xiàn)第32頁，共47頁，2023年，2月20日，星期六第33頁，共47頁，2023年，2月20日，星期六濾波器的設(shè)計的討論采用低通還是帶通?要不要采用跟蹤濾波?第34頁，共47頁，2023年，2月20日，星期六用Max+plusII設(shè)計DDS系統(tǒng)數(shù)字部分最簡單的方法是采用原理圖輸入。相位累加器調(diào)用lmp_add_sub加減法器模擬，相位累加器的好壞將直接影響到整個系統(tǒng)的速度，采用流水線技術(shù)能大幅度地提升速度。波形存儲器（ROM）通過調(diào)用lpm_rom元件實現(xiàn)，其LPM_FILE的值*.mif是一個存放波形幅值的文件。波形存儲器設(shè)計主要考慮的問題是其容量的大小，利用波形幅值的奇、偶對稱特性，可以節(jié)省3/4的資源，這是非?？捎^的。為了進一步優(yōu)化速度的設(shè)計，可以選擇菜單Assign|GlobanProjectLogicSynthesis的選項Optimize10（速度），并設(shè)定GlobalProjectLogicSynthesisStyle為FAST，經(jīng)寄存器性能分析最高頻率達到100MHz以上。用FPGA實現(xiàn)的DDS能工用在如此之高的頻率主要依賴于FPGA先進的結(jié)構(gòu)特點。第35頁，共47頁，2023年，2月20日，星期六DDS參考設(shè)計

采用QuartusII是Altera近幾年來推出的新一代可編程邏輯器件

Quicklogic提供

部分源文件是Quicklogic專用文件

第36頁，共47頁，2023年，2月20日，星期六第37頁，共47頁，2023年，2月20日，星期六采用FPGA設(shè)計成的DDS數(shù)控振蕩器NCO(輸出為數(shù)字波形,須外加D/A)第38頁，共47頁，2023年，2月20日，星期六第39頁，共47頁，2023年，2月20日，星期六Verilog設(shè)計的代碼文件和其他文件第40頁，共47頁，2023年，2月20日，星期六`include"romtab.v"`include"claadd8s.v"`include"loadfw.v"`include"loadpw.v"`include"sinlup.v"`include"phasea.v"`include"phasemod.v"`include"pngen.v"/*****************************************************************************************************************************************************************ProjectName:DDS****Author:DanielJ.Morelli**CreationDate:03/04/9621:51:00**VersionNumber:1.0****RevisionHistory:****DateInitialsModification******Description:****ThisisthetopleveloftheDirectDigitalSynthesizer***********************************************************************************/moduledds( RESETN, //globalreset PNCLK, //PNgeneratorclock SYSCLK, //systemclock FREQWORD, //inputfrequencywordfromexternalpins FWWRN, //lowassertedfrequencywordwritestrobe PHASEWORD, //inputphasewordfromexternalpins PWWRN, //lowassertedfrequencywordwritestrobe IDATA, //Iaxisdata QDATA, //Qaxisdata COS, //digitalcosoutput SIN, //digitalsinoutput MCOS, //modulateddigitalcosoutput MSIN, //modulateddigitalsinoutput DACCLK, //DACclocktosignalwhentoloadDDSsinvalue DACOUT); //DACoutputofsinwave//PorttypesinputSYSCLK,PNCLK,RESETN,FWWRN,PWWRN;input[31:0]FREQWORD;input[7:0]PHASEWORD;outputDACCLK,COS,SIN,MCOS,MSIN,IDATA,QDATA;output[7:0]DACOUT;wire[31:0] syncfreq; //synchronousfrequencywordwire[7:0] syncphswd; //synchronousphasewordwire[7:0] phase; //phaseoutputfromphaseaccumulatorwire[7:0] modphase; //modulatedphasevalueafterphasemodblock//designarchitecture assignDACCLK=SYSCLK;//---------------------------------------------------------------//thismoduleisnotpartoftheNCO//thismoduleisusedtogeneraterandomdata//tomodulatetheNCOoutput//---------------------------------------------------------------pngenU_pngen( RESETN, //globalreset PNCLK, //PNgeneratorclock IDATA, //Iaxisdata QDATA); //Qaxisdata//---------------------------------------------------------------loadfwU_loadfw( RESETN, //globalreset SYSCLK, //systemclock FREQWORD, //inputfrequencywordfromexternalpins FWWRN, //lowassertedfrequencywordwritestrobe syncfreq); //synchronousfrequencywordloadpwU_loadpw( RESETN, //globalreset SYSCLK, //systemclock PHASEWORD, //inputphasewordfromexternalpins PWWRN, //lowassertedfrequencywordwritestrobe syncphswd); //synchronousphasewordphaseaU_phasea( SYSCLK, //systemclockinput RESETN, //globalreset syncfreq, //synchronousfrequencyword COS, //digitalcosoutput SIN, //digitalsinoutput phase); //8bitquantizedphaseoutputphasemodU_phasemod( SYSCLK, //systemclockinput RESETN, //globalreset syncphswd, //synchronousphaseword phase, //8bitquantizedphasevalue MCOS, //modulateddigitalcosoutput MSIN, //modulateddigitalsinoutput modphase); //modulatedphaseoutputsinlupU_sinlup( SYSCLK, //systemclockinput RESETN, //globalreset modphase, //modulatedphaseoutput DACOUT); //DACoutputofsinwaveendmodule第41頁，共47頁，2023年，2月20日，星期六關(guān)于DDS集成電路芯片

高速實時信號生成

目前高速實時信號生成的熱點問題是直接數(shù)字信號生成（DDS），其基本結(jié)構(gòu)可以分為相位累加型DDS和數(shù)據(jù)存儲型DDS。

(1)數(shù)據(jù)存儲型DDS

這種DDS芯片把要產(chǎn)生的信號波形存儲于數(shù)據(jù)存儲器，之后以一定的時鐘速率將數(shù)據(jù)讀出后送DAC芯片，經(jīng)低通濾波產(chǎn)生所需的信號波形。其最大的優(yōu)點是信號產(chǎn)生靈活，可以產(chǎn)生任意波形。問題是波形時間長度受存儲量限制。

(2)相位累加型DDS(如圖4)

這種DDS芯片采用相位累加器和正弦查找表的方法，可以通過數(shù)字控制生成正弦信號、線性調(diào)頻信號、相位編碼信號等多種信號形式，信號時間長度不受限制，因此是目前DDS芯片中的常用類型。其主要問題是只能產(chǎn)生某些特定類型的信號，不能產(chǎn)生任意要求的信號波形。

(3)DDS主要性能指標

描述DDS的主要性能指標包括：(a)時鐘頻率；(b)輸出頻率范圍：一般為時鐘頻率的40%；(c)頻率分辨率：取決于相位累加器位數(shù)、時鐘頻率；(d)輸出雜散：來源于相位截斷、幅度量化、DAC非線性；(e)輸出相位噪聲：來源于時鐘不穩(wěn)、相位截斷、幅度量化、DAC非線性等等。

(4)D