微機原理與接口技術

5．1．1存儲器的技術指標衡量半導體存儲器的性能指標有很多，如可靠性、功耗、價格、體積、重量、電源種類等，但從接口角度講，最為重要的則是存儲器的存取速度、存儲容量以及帶寬。1．存儲容量存儲器的存儲容量是指它可存儲的信息的字節(jié)數(shù)或比特數(shù)，通常表示為：存儲容量=存儲字數(shù)(存儲單元數(shù))×存儲字長(每單元的比特數(shù))現(xiàn)在是1頁\一共有181頁\編輯于星期六存儲容量以存儲1位二進制數(shù)為最小單位（bit），常用單位有字節(jié)B（Byte）、KB、MB、GB和TB等。它們的相互關系如下：

1B＝8bit；1KB＝210B＝1024B；1MB＝210KB＝1024KB；1GB＝210MB＝1024MB；1TB＝210GB＝1024GB現(xiàn)在是2頁\一共有181頁\編輯于星期六

2．存取速度

存取速度是指從CPU給出有效的存儲器地址到存儲器輸出有效數(shù)據(jù)所需要的時間。因此存儲器芯片的存取速度通常用存取時間來衡量。由于現(xiàn)在的存儲器都較快，內(nèi)存的存取速度通常以ns為單位。存取速度與內(nèi)存的時鐘周期、存取時間和CAS（ColumnAddressSelect）延遲時間等有關，它們是衡量內(nèi)存性能最為直接的重要參數(shù)，它們都可以在主板BIOS中設置。

現(xiàn)在是3頁\一共有181頁\編輯于星期六存取速度可以用多項指標表示。

(1)訪問時間(存取時間)TA訪問時間是指從存儲器接收到讀／寫命令到信息被讀出或?qū)懭胪瓿伤璧臅r間，決定于存儲介質(zhì)的物理特性和尋址部件的結(jié)構。例如，ROM的訪問時間通常為幾百納秒，RAM的訪問時間多在幾十到一百多納秒之間，而雙極型RAM為一二十納秒。現(xiàn)在是4頁\一共有181頁\編輯于星期六

(2)存取周期TM

存取周期是指在存儲器連續(xù)讀寫過程中一次完整的存取操作所需的時間，或者說是CPU連續(xù)兩次訪問存儲器的最小時間間隔。有些存儲器在完成讀寫操作后還有一些附加動作時間或恢復時間(例如刷新或重寫時間)，故TM通常略大于TA。現(xiàn)在是5頁\一共有181頁\編輯于星期六

(3)數(shù)據(jù)傳送速率(頻寬)BM

數(shù)據(jù)傳送速率是指單位時間內(nèi)能夠傳送的信息量。若系統(tǒng)的總線寬度為W，則

BM＝W／TM(bit／s)

例如，早期的PC機采用8位總線，TM＝250ns，則

BM＝8／(250×10－9)＝4MB／s?，F(xiàn)在是6頁\一共有181頁\編輯于星期六3．體積和功耗在有些應用(如嵌入式系統(tǒng)或便攜式微機)中，體積和功耗可能是主要技術指標。當然，這些指標越小越好。4．可靠性存儲器的可靠性是用平均故障間隔時間(MTBF)來衡量的。MTBF可以理解為兩次故障之間的平均時間間隔。對一些可以重新寫入的存儲器(例如EPROM和FLASH)來說，存儲器可以被擦除并重新寫入的次數(shù)也是重要指標，一般EPROM的重寫次數(shù)在數(shù)千到十萬次之間。非易失性存儲器的數(shù)據(jù)保存時限是另一個可靠性指標，一般為20～100年，甚至更長?，F(xiàn)在是7頁\一共有181頁\編輯于星期六5．1．2存儲器的分類

計算機的存儲器可以按照多種特性來分類。按照存儲介質(zhì)，可分為半導體存儲器、磁介質(zhì)存儲器和光存儲器。按照存儲器與CPU的耦合程度，可分為內(nèi)存和外存。按存儲器的讀寫功能，分為讀寫存儲器和只讀存儲器。按掉電后存儲的信息可否保持，分為易失性(揮發(fā)性)存儲器和非易失性(不揮發(fā))存儲器。按照數(shù)據(jù)存取的隨機性，分為隨機存取存儲器(RAM)、順序存取存儲器(SAM)和直接存取存儲器(DAM)?，F(xiàn)在是8頁\一共有181頁\編輯于星期六按訪問的串／并行性，分為并行存取存儲器和串行存取存儲器。按照存儲器的尋址方式，分為按地址尋址的存儲器和按內(nèi)容尋址的存儲器(CAM，相聯(lián)存儲器)。按照半導體存儲器的信息存儲方法，分為靜態(tài)存儲器和動態(tài)存儲器。按存儲器的功能，分為系統(tǒng)存儲器、顯示存儲器、控制存儲器等。習慣上．人們把易失性半導體存儲器統(tǒng)稱為RAM，而把非易失性半導體存儲器都稱為ROM。現(xiàn)在是9頁\一共有181頁\編輯于星期六5.1.3內(nèi)存的基本組成各種內(nèi)存儲器的內(nèi)部結(jié)構各異，但從宏觀上看通常有以下幾個部分：現(xiàn)在是10頁\一共有181頁\編輯于星期六

1．存儲體存儲體是存儲二進制信息的矩陣，由多個存儲單元組成，每個存儲單元又由若干個基本存儲單元(位單元)組成，基本存儲單元有0和1兩種基本狀態(tài)，能存儲1比特的信息。在地址選擇信號的控制下，被選中的存儲單元可以讀出或?qū)懭肴舾杀忍氐男畔ⅰ?/p>

就邏輯結(jié)構而言，存儲器由多個存儲單元組成，每個存儲單元有一個地址，包含若干基本存儲單元。現(xiàn)在是11頁\一共有181頁\編輯于星期六

2．地址譯碼部件在一次訪存過程中，CPU內(nèi)部的內(nèi)存地址寄存器(MAR)保持訪存地址，并將地址送給內(nèi)存地址譯碼電路，以便選中相應存儲單元中的所有基本存儲單元。地址線的條數(shù)n與存儲單元數(shù)N之間的關系為：

n=log2N或者N＝2n現(xiàn)在是12頁\一共有181頁\編輯于星期六3．讀寫電路讀寫電路由讀出放大器、寫入電路和讀／寫控制電路構成，它通過數(shù)據(jù)線與CPU內(nèi)的內(nèi)存數(shù)據(jù)寄存器(MDR)相連，并在存儲體與MDR之間傳遞信息。數(shù)據(jù)線的條數(shù)與每個存儲單元內(nèi)的基本存儲單元數(shù)相等?，F(xiàn)在是13頁\一共有181頁\編輯于星期六5.1.4存儲系統(tǒng)的層次結(jié)構

早期的計算機系統(tǒng)只有一種存儲器存放不多的指令和數(shù)據(jù)。隨著計算機技術的發(fā)展，硬件價格不斷降低而軟件價格不斷升高，對存儲容量的要求也不斷提高。而存儲器的價格相對較高，在整機成本中占有較大的比例。故在存儲器性能和價格之間存在矛盾，要求使用某種策略解決這一矛盾，于是出現(xiàn)了存儲器的層次結(jié)構?，F(xiàn)在是14頁\一共有181頁\編輯于星期六1．程序的局部性原理對大量典型程序運行情況的統(tǒng)計分析表明，在一個較短的時間間隔內(nèi)，程序所訪問的存儲器地址在很大比例上集中在存儲器地址空間的很小范圍內(nèi)。大部分的指令是按順序執(zhí)行的，其指令地址是連續(xù)的，因而對這些地址的訪問就具有時間上集中分布的傾向。雖然對數(shù)據(jù)的訪問地址通常不是連續(xù)的，但通常也是相對集中于某一范圍之內(nèi)的。這種在某一段時間內(nèi)頻繁訪問某一局部的存儲器地址，而對此范圍以外的地址則很少訪問的現(xiàn)象就是程序的局部性原理?，F(xiàn)在是15頁\一共有181頁\編輯于星期六2．多級存儲體系的組成

CPU內(nèi)部是用寄存器保存數(shù)據(jù)的。由于CPU內(nèi)部寄存器的訪問速度與CPU本身的運行速度相當，但寄存器的數(shù)量較少，故只有當前用到的數(shù)據(jù)保存在CPU內(nèi)部寄存器中，其余的數(shù)據(jù)保存在CPU外部的存儲器中。同樣地，指令也是存儲在存儲器中的，只有當前需要執(zhí)行的指令才調(diào)入CPU并保存在指令寄存器或指令隊列中?，F(xiàn)在是16頁\一共有181頁\編輯于星期六在同一時刻不會用到所有存儲的指令和數(shù)據(jù)，于是考慮將存儲器分為高速和低速兩個層次，使用價格便宜且存儲容量大但速度低的存儲器保存指令和數(shù)據(jù)，只在用到某些數(shù)據(jù)和指令時才將其從低速存儲器中調(diào)入高速存儲器。于是存儲器可以分為內(nèi)存和外存(輔存)，前者相對而言速度高、容量小、價格高，通常由半導體器件構成；而后者速度低、容量大、價格便宜，通常由非半導體器件構成。狹義的存儲器僅指內(nèi)存。

現(xiàn)在是17頁\一共有181頁\編輯于星期六由于CPU運算速度的不斷提高，原來相對高速的內(nèi)存越來越難以滿足CPU的要求，而更高速度的內(nèi)存價格非常高，從性能價格比的角度難以替代所有的內(nèi)存。于是在原有的內(nèi)存和CPU之間增加了速度更高、容量更小的高速緩沖存儲器(cache，緩存、快存)，而相對低速的內(nèi)存稱為主存(mainmemory)。當前正在執(zhí)行的指令地址附近的一部分指令或當前正在使用的數(shù)據(jù)可以從主存調(diào)入cache中，以提高系統(tǒng)速度?，F(xiàn)在是18頁\一共有181頁\編輯于星期六現(xiàn)代的計算機系統(tǒng)的內(nèi)存是由主存和cache共同組成的。由此構成一個包含cache、主存和外存的三級存儲子系統(tǒng)，在該系統(tǒng)中，CPU可以直接訪問cache和主存，但不能直接訪問外存。而在不使用cache的系統(tǒng)(早期的計算機系統(tǒng)或是小型的微機系統(tǒng))中，主存就是全部內(nèi)存?，F(xiàn)在是19頁\一共有181頁\編輯于星期六3．多級存儲系統(tǒng)的性能考慮由cache和主存構成的兩級存儲系統(tǒng)。設cache的存取周期為Tc，主存的存取周期為Tm。已知在一段給定的時間內(nèi)，CPU共訪問cacheNc次，訪問主存Nm次。由此可以求得這一存儲系統(tǒng)的性能參數(shù)?，F(xiàn)在是20頁\一共有181頁\編輯于星期六(1)cache的命中率(2)CPU訪存的平均時間(3)cache—主存系統(tǒng)的效率

cache和主存的存取周期直接影響CPU的平均訪存時間，而命中率也是影響系統(tǒng)速度的原因之一。命中率越高，平均訪存時間就越接近于cache的存取速度。

現(xiàn)在是21頁\一共有181頁\編輯于星期六影響命中率的因素很多，如果能事先預測出CPU未來可能需要訪問的內(nèi)容，就可以把有用的信息事先調(diào)入cache，從而提高命中率。擴大cache的存儲容量可以盡可能多地裝入有用信息，減少從主存調(diào)度數(shù)據(jù)的次數(shù)，同樣能提高命中率。但是cache的容量受到性能價格比的限制，加大容量會使成本增加，致使cache－主存系統(tǒng)的平均價格上升。所以雖然提高命中率能提高平均訪存速度，但提高命中率會受到多種因素的制約?，F(xiàn)在是22頁\一共有181頁\編輯于星期六5．2半導體靜態(tài)存儲器半導體存儲器是計算機中的重要存儲部件，目前，微型計算機都毫不例外地采用了半導體存儲器作為內(nèi)存。此外，系統(tǒng)中的CMOS和cache都是半導體存儲器件。各種類型的ROM屬于半導體靜態(tài)存儲器?，F(xiàn)在是23頁\一共有181頁\編輯于星期六5．2．1SRAM存儲器

RAM存儲器通常用來存儲當前運行的程序和在程序運行過程中需要改動的數(shù)據(jù)。RAM可分為SRAM和DRAM。相對于DRAM而言，SRAM的速度快、接口簡單、讀／寫操作簡便，但存儲容量較小、價格也比較高，通常在不需要太大的存儲容量的小型計算機系統(tǒng)(例如嵌入式系統(tǒng))中作為RAM存儲器使用，或是在多級存儲系統(tǒng)中被用于構成cache存儲器?，F(xiàn)在是24頁\一共有181頁\編輯于星期六

1．SRAM的基本存儲單元右圖為SRAM的六管基本存儲電路，上半部分是基本存儲單元，下半部分為讀寫邏輯單元。基本存儲電路用來存儲1位二進制信息0和1。

寫數(shù)據(jù)讀數(shù)據(jù)現(xiàn)在是25頁\一共有181頁\編輯于星期六2．SRAM的內(nèi)部結(jié)構與外部特性一個基本的存儲單元只能存儲一位二進制數(shù)據(jù)，要構成一個具有一定容量的存儲器，需要用若干個這樣的存儲單元按照一定的結(jié)構形式進行組織，并加上相應的外圍電路。SRAM內(nèi)部一般由行／列譯碼器、存儲矩陣、讀／寫控制電路、輸入／輸出數(shù)據(jù)緩沖器等組成?，F(xiàn)在是26頁\一共有181頁\編輯于星期六右圖是128K×8比特的SRAM芯片628128對外的管腳信號。其中：A0～A16是17位地址線，用于選中片內(nèi)的某個存儲單元；D0～D7是雙向數(shù)據(jù)線；CS為片選信號，低電平表示該芯片被選中；WE為寫使能信號，低電平時數(shù)據(jù)將被寫入SRAM；OE為輸出使能信號，通常用于讀操作控制，低電平時數(shù)據(jù)被從SRAM讀出。現(xiàn)在是27頁\一共有181頁\編輯于星期六

CSWEOE數(shù)據(jù)線功能

H

XX輸出高阻未選中

L

L

H

Din寫入操作

L

H

L

Dout讀出操作

L

H

H輸出高阻無操作SRAM操作真值表現(xiàn)在是28頁\一共有181頁\編輯于星期六5．2．2UV－EPROM存儲器

RAM是易失性存儲器，掉電后信息丟失不能恢復，而ROM中各基本存儲單元的信息在使用時是不被改變的，即只能讀出不能寫入(寫入是有條件的)，且在斷電或停電之后也不會改變和消失，具有非易失的特點。故ROM一般只能存放固定程序和常量，如監(jiān)控程序、BIOS程序等。ROM包括掩膜ROM(MASKROM)、一次性可編程ROM(OTPROM)、紫外線擦除可編程ROM(UV－EPROM)和電擦除可編程EPROM(EEPROM)等，由于篇幅的限制，這里僅簡要介紹UV—EPROM和EEPROM?，F(xiàn)在是29頁\一共有181頁\編輯于星期六

EPROM的基本單元由浮置柵雪崩注入式MOS管（FAMOS）Tf和一個普通MOS管T組成，TR為負載管。存儲信息是0還是1取決于FAMOS管Tf的狀態(tài)。當選中該單元（字線有效）時，MOS管T導通。當FAMOS管Tf的浮置柵上電荷積累到一定容量時Tf導通，數(shù)據(jù)線上的電位就是0；如果Tf浮置柵沒有積累電荷或電荷很少，則Tf管截止，因此數(shù)據(jù)為1?，F(xiàn)在是30頁\一共有181頁\編輯于星期六

EPROM的擦除操作是利用浮置柵積累電荷的特性，用紫外線對準EPROM芯片中間的透明石英窗照射一定時間（一般為3～15分鐘），使浮置柵上的電荷重新分布，電荷不足以使FAMOS管Tf導通，即Tf截止，信息就變成1。編程時，只需對要寫入0的單元通過一定的編程電壓和電流即可使其浮置柵積滿電荷，從而寫入信息0。出廠時，EPROM中的信息全部為1。

現(xiàn)在是31頁\一共有181頁\編輯于星期六下面介紹UV－EPROM的外部特性和讀／寫操作方法。右圖所示為512K×8比特的27C040的管腳信號。A0～A18為地址線；D0～D7為數(shù)據(jù)線；OE是輸出允許，通常連接內(nèi)存讀信號；CE／PGM為片選信號和編程脈沖輸入端的復用管腳，在讀出操作時是片選信號，在編程時是編程脈沖輸入端，編程時，應在該管腳上加入一個50ms左右的TTL負脈沖；Vpp是編程電壓輸入端，在編程時一般接12．5V左右的編程電壓，正常讀出時，Vpp接電源(Vcc)?，F(xiàn)在是32頁\一共有181頁\編輯于星期六UV-EPROM操作真值表*：編程時，PGM為50ms左右的負脈沖。X可為H或L。

CEOEVpp功能

HXX等待(未選中)

XHX輸出禁止

L

L

X讀出操作

L*HVpp編程寫入

XLVpp編程驗證

HHVpp編程禁止現(xiàn)在是33頁\一共有181頁\編輯于星期六5．2．3EEPROM存儲器

EEPROM(E2PROM)是在絕緣柵MOS管的浮柵附近再增加一個柵極(控制柵)。給控制柵加一正電壓，就可在浮柵和漏極之間形成厚度不足200A的隧道氧化物。利用隧道效應，電子便可注入浮柵，即數(shù)據(jù)被編程寫入。如果給控制柵加一負壓，就使浮柵上的電荷泄放，即信息被擦除。早期的EEPROM需要靠外置的高壓(20V左右)進行編程和擦除。后期設計的EEPROM將高壓源集成在芯片內(nèi)而使用單一的+5V電源，因而除了可在獨立的編程器上擦除和編程外，還可以在電路板上在線進行擦除和編程操作。

現(xiàn)在是34頁\一共有181頁\編輯于星期六下圖是32K×8比特的28256的管腳信號?，F(xiàn)在是35頁\一共有181頁\編輯于星期六EEPROM操作真值表CEOEWEDo～D7功能HXX高阻備用狀態(tài)XLX高阻／Dout禁止寫XXH高阻／Dout禁止寫LLHDout讀出LHLDin編程寫入／芯片擦除現(xiàn)在是36頁\一共有181頁\編輯于星期六

EEPROM的讀／寫操作與SRAM基本相同，不過編程寫入的時間較長．寫入一字節(jié)大約需要1～5ms時間。這在大量EEPROM單元內(nèi)容需要改變時，花費時間較多。為了編程和擦除的方便，有些器件把內(nèi)部存儲器分頁(或分區(qū))，可以按字節(jié)擦除、按頁擦除和整片擦除，對不需擦除的部分，可以保留而不擦除?，F(xiàn)在是37頁\一共有181頁\編輯于星期六由于EEPROM是非易失性存儲器，又可以在線進行擦除和寫入，因而非常適合在嵌入式系統(tǒng)中用于保存一些偶爾需要修改的少量的參數(shù)。在這類應用中，更經(jīng)常采用串行EEPROM(SEEPROM)。這種SEEPROM芯片存儲容量從數(shù)百比特到數(shù)萬比特不等，通過I2C，SPI或MICROWIRE等串行內(nèi)部總線與外界進行數(shù)據(jù)交換，接口信號線僅有2～4條，接口簡單，價格低廉，應用廣泛?，F(xiàn)在是38頁\一共有181頁\編輯于星期六

5．2．4閃速存儲器閃速存儲器也稱快速擦寫存儲器或快閃存儲器，是Intel公司首先開發(fā)，近年來發(fā)展起來的一種新型半導體存儲器芯片。它采用一種非揮發(fā)性存儲技術，即掉電后數(shù)據(jù)信息可以長期保存，在不加電的情況下，信息可以保持10年以上，又能在線擦除和重寫。閃速存儲器是由EEPROM發(fā)展起來的，因此它屬于EEPROM類型。閃速存儲器的編程方法與EEPROM相同。擦除時，將柵極接地，源極接正電壓，使浮柵中的電子泄漏，達到擦除的目的。閃速存儲器既具有ROM非易失性的優(yōu)點，又有很高的存取速度，既可讀又可寫，具有集成度高、價格低、耗電省等優(yōu)點。

現(xiàn)在是39頁\一共有181頁\編輯于星期六1．閃存的內(nèi)部組織(1)閃存的特點就外部接口而言，閃存區(qū)別于其他靜態(tài)存儲器的最大特點是：①內(nèi)部設有命令寄存器和狀態(tài)寄存器，因而可以通過軟件實現(xiàn)靈活控制。②采用命令方式可以使閃存進入各種不同工作狀態(tài)，例如整片擦除、頁面擦除、整片編程、字節(jié)編程、分頁編程、進入保護方式、讀識別碼等。現(xiàn)在是40頁\一共有181頁\編輯于星期六③目前的閃存內(nèi)部可以自行產(chǎn)生編程電壓(Vpp)，所以只用Vcc供電，在工作狀態(tài)下，在系統(tǒng)中就可實現(xiàn)編程操作。④部分型號內(nèi)部具有狀態(tài)機和編程計時器，在編程狀態(tài)下，編程寫入操作可在內(nèi)部狀態(tài)機和計時器的控制下自動完成，并置狀態(tài)位。這和軟件時延控制相比，節(jié)約大量CPU時間，提高了CPU的工作效率?，F(xiàn)在是41頁\一共有181頁\編輯于星期六

(2)閃存的組織結(jié)構閃存有兩種組織結(jié)構：按頁面組織和按區(qū)塊組織。①按頁面組織：按頁面組織的閃存，其內(nèi)部有一個頁緩存。閃存的存儲體按頁面組織，頁緩存的大小和存儲體的頁大小一致。這種閃存可以把頁緩存的內(nèi)容同時編程寫入相應的頁內(nèi)單元，從而提高了編程速度。②按區(qū)塊組織：按區(qū)塊組織的閃存，提供字節(jié)、區(qū)塊和芯片擦除能力，編程速度較快，編程的靈活性優(yōu)于頁面方式?，F(xiàn)在是42頁\一共有181頁\編輯于星期六2．閃存芯片舉例下面以SST(siliconStorageTechnology)公司生產(chǎn)的閃存芯片為例，說明閃存的接口和工作方式。(1)SST

28EE020——2M比特頁面式閃存①主要指標

SST28EE020是一種頁面式閃存，外部按256K×8比特組織，內(nèi)部組織為2048頁，每頁128個字節(jié)。頁面寫周期為5ms，平均字節(jié)寫入時間為39us，讀出時間為120～150ns。重寫次數(shù)超過100000次，數(shù)據(jù)保持時間大于100年。現(xiàn)在是43頁\一共有181頁\編輯于星期六②接口信號該芯片的接口信號與一般的SRAM相同，為32腳封裝，且管腳兼容，如圖所示。其中．A7～A17為行地址，決定頁面位置；A0～A6為列地址，決定頁內(nèi)地址；CE為片選信號；WE為寫命令線；OE為讀命令線?，F(xiàn)在是44頁\一共有181頁\編輯于星期六③工作方式盡管閃存的外部接口信號線與SRAM相同，但除了讀出和編程寫入這些常規(guī)的PROM操作外，閃存還具有內(nèi)部控制寄存器和狀態(tài)寄存器，可以通過“命令寫”和“狀態(tài)讀”操作進行靈活的控制，例如局部擦除或整片擦除、頁面寫入或字節(jié)寫入，以及軟件數(shù)據(jù)保護(SDP：SoftwareDataProtect)、讀取芯片標識碼等操作，各種操作與閃存內(nèi)部狀態(tài)機的狀態(tài)相對應，通過送入適當?shù)拿?，可以改變其狀態(tài)?，F(xiàn)在是45頁\一共有181頁\編輯于星期六上電后，芯片內(nèi)部的狀態(tài)機使器件處于讀出操作狀態(tài)。在讀出狀態(tài)下，閃存的讀出操作與其他的各種ROM芯片相同，只需給出一定的地址并使讀信號有效即可。只有在執(zhí)行了特定的命令序列之后，才可進入其他狀態(tài)，進行芯片擦除、頁面擦除、編程寫入、軟件數(shù)據(jù)保護或者讀標識碼等操作。在編程狀態(tài)下，閃存的任何單元都可以寫入任何數(shù)據(jù)?，F(xiàn)在是46頁\一共有181頁\編輯于星期六為防止狀態(tài)機的誤動作，閃存的各種命令是以向特定地址寫入特定內(nèi)容的命令序列方式定義的，工作方式下如表所示。工作方式CEOEWEDQ地址讀出LLHDoutAin頁面寫入LHLDinAin待命HXX高阻X寫禁止XXLXXH高阻／Dout高阻／DoutXX軟件整片擦除LHLDinAin，見表5．7產(chǎn)品標識讀出硬件方式軟件方式LLLHHL

制造商標識器件標識

A1～A17=O，A9＝1，A0=OA1～A17=O，A9＝1，A0＝1見表5．8、表5．9

SDP使能LHL

見表5．5

SDP禁止LHL

見表5．6現(xiàn)在是47頁\一共有181頁\編輯于星期六④命令序列在存儲器接口信號控制下，閃存通過軟件命令實現(xiàn)各種操作。這些命令包括芯片擦除、SDP使能(也即頁面寫)和禁止、片內(nèi)標識碼讀出等。根據(jù)電子器件工程聯(lián)合會的建議，閃存應提供軟件數(shù)據(jù)保護(SDP)方式，以避免數(shù)據(jù)被意外改變。執(zhí)行SDP使能命令使整個芯片的所有頁面均處于SDP有效狀態(tài)，這樣在上電或掉電時，數(shù)據(jù)就不會被偶然的意外操作所改變。在頁面編程寫入和芯片擦除前，必須通過SDP使能命令序列使芯片脫離SDP有效狀態(tài)，然后才能進行逐字節(jié)的寫入操作?，F(xiàn)在是48頁\一共有181頁\編輯于星期六閃存SST28EE020的操作真值表工作方式CEOEWEDQ地址讀出LLHDoutAin頁面寫入LHLDinAin待命HXX高阻X寫禁止XXLXXH高阻／Dout高阻／DoutXX軟件整片擦除LHLDinAin，見表5．7產(chǎn)品標識讀出硬件方式軟件方式

LLLHHL

制造商標識器件標識

A1～A17=O，A9＝1，A0=OA1～A17=O，A9＝1，A0＝1見表5．8、表5．9

SDP使能LHL

見表5．5

SDP禁止LHL

見表5．6現(xiàn)在是49頁\一共有181頁\編輯于星期六SDP使能(頁面寫操作)的命令序列寫周期序號地址A14～A0(A15＝0)數(shù)據(jù)DQ7～DQ0

1

5555h

AAh

2

2AAAh

55h

3

5555h

A0h

4*頁內(nèi)地址頁內(nèi)數(shù)據(jù)現(xiàn)在是50頁\一共有181頁\編輯于星期六SDP禁止命令序列

寫周期序號地址A14～A0(A15=0)數(shù)據(jù)DQ7～DQ015555hAAh22AAAh55h35555h80h45555hAAh52AAAh55h65555h20h等待Tblco(約200us)等待Twc(約5ms)后結(jié)束現(xiàn)在是51頁\一共有181頁\編輯于星期六軟件芯片擦除命令序列寫周期序號地址A14～A0(A15一O)數(shù)據(jù)DQ7～DQ0)15555hAAh22AAAh55h35555hA0h45555hAAh52AAAh55h65555h10h等待Tsce(約10ms)后，芯片的所有字節(jié)內(nèi)容變?yōu)镕Fh現(xiàn)在是52頁\一共有181頁\編輯于星期六讀軟件標識碼入口命令序列寫周期序號地址A14～A0(Al5=0)數(shù)據(jù)DQ7～DQ0

1

5555h

AAh

2

2AAAh

55h

3

5555h

90h等待10us后，讀識別碼讀周期10000hBFH(SST的廠商識別碼)讀周期20002h10h(SST28EE020的器件標識碼)現(xiàn)在是53頁\一共有181頁\編輯于星期六讀軟件標識碼出口命令序列寫周期序號地址A14～A0(A15＝0)數(shù)據(jù)DQ7～DQ015555hAAh22AAAh55h35555hF0h等待10us后結(jié)束現(xiàn)在是54頁\一共有181頁\編輯于星期六⑤編程寫入操作完成狀態(tài)檢測為了提高編程速度，閃存內(nèi)部具有寫操作完成狀態(tài)檢測邏輯。它設置有兩個狀態(tài)位供軟件監(jiān)測編程寫入操作是否已經(jīng)完成：查詢位(DataPollingBit)DQ7。在頁面編程寫入操作完成后，可讀出最后寫入的數(shù)據(jù)的D7，看它是否與寫入的數(shù)據(jù)相同：若相同，則表示寫入完成；否則，表示沒有完成。在寫入完成前，檢測邏輯總是把最后寫入數(shù)據(jù)的D7比特取反后送往DQ7。反轉(zhuǎn)位(ToggleBit)DQ6。寫操作完成后，對片內(nèi)任何地址執(zhí)行兩次讀操作，若讀出數(shù)據(jù)的D0相反(交替的0和1)，則表示寫入操作完成；否則，寫入未完成。現(xiàn)在是55頁\一共有181頁\編輯于星期六(2)SST28sF040——4M比特區(qū)塊式閃存①特點

SST28SF040是一種區(qū)塊式閃存，外部按512K×8比特組織，內(nèi)部組織為2048個區(qū)塊，每個區(qū)塊512個字節(jié)，其主要特點是編程速度快、功耗低，具有內(nèi)部數(shù)據(jù)和地址鎖存器?，F(xiàn)在是56頁\一共有181頁\編輯于星期六②接口信號該芯片的接口信號與SST28EE020類似，如圖5．9所示。其中A8～A18為區(qū)塊地址；現(xiàn)在是57頁\一共有181頁\編輯于星期六③工作方式上電后，芯片內(nèi)部的狀態(tài)機使器件處于讀出操作狀態(tài)。只有在執(zhí)行了特定的命令序列之后，才可進入其他狀態(tài)，進行芯片擦除、區(qū)塊擦除、編程寫入、軟件數(shù)據(jù)保護或者讀標識碼等現(xiàn)在是58頁\一共有181頁\編輯于星期六SST28SF040的操作真值表方式CEOEWEDQ地址讀出LLHDoutAin區(qū)塊寫入LHLDinAin待命HXX高阻X寫禁止XXLXXH高阻／Dout高阻／DoutXX軟件整片擦除LHLDinAin產(chǎn)品標識讀出硬件方式軟件方式

LLLHHL

制造商標識器件標識

A1～A18=0，A9=1，A0=0A1～A18=0，A9=1，A0=0

詳見該器件手冊SDP使能/禁止LHL

詳見該器件手冊復位LHL

詳見該器件手冊現(xiàn)在是59頁\一共有181頁\編輯于星期六軟件命令小結(jié)命令周期數(shù)建立命令周期執(zhí)行命令周期SDP類型地址數(shù)據(jù)類型地址數(shù)據(jù)區(qū)塊擦除2寫任意20h寫SA①D0H否字節(jié)編程2寫任意10h寫PA②數(shù)據(jù)否芯片擦除2寫任意30H寫任意30H否復位1寫任意FFH是讀標識碼3寫任意90H讀注⑤注⑤是SDP使能7讀注③SDP禁止7讀注④現(xiàn)在是60頁\一共有181頁\編輯于星期六注①SA為區(qū)塊地址(A8～A18)；②PA為編程地址(A0～A18)；③周期1到周期7的讀地址分別是：1823H，1820H，1822H，0418H，041BH，0419H，041AH；④周期1到周期7的讀地址分別是：1823H，1820H，1822H，0418H，041BH，0419H，040AH；⑤地址0000H返回制造商標識碼(BFH)．地址0001H返回器件型號04H。現(xiàn)在是61頁\一共有181頁\編輯于星期六3．閃存的應用閃存像RAM一樣可在線寫入數(shù)據(jù)，又具有ROM的非易失性，因而可以取代全部的UV—EPROM和大部分的EEPROM。目前，閃存的主要用途包括：(1)存儲監(jiān)控程序、引導程序或BIOS等基本不變或不經(jīng)常改變的程序。(2)儲存在掉電時需要保持的系統(tǒng)配置等不常改變的數(shù)據(jù)。對某些具體應用，可以利用閃存實現(xiàn)程序自學習的優(yōu)化算法，使程序?qū)δ硞€特定的應用環(huán)境達到最佳。現(xiàn)在是62頁\一共有181頁\編輯于星期六(3)固態(tài)盤應用。由于閃存的數(shù)據(jù)存取無機械運動，可靠性高，存取速度快，體積小巧，又無需任何控制器，因而有可能取代現(xiàn)在使用的磁介質(zhì)輔存。目前，閃存卡(FlashCard)已經(jīng)被用作數(shù)字相機、個人數(shù)字助理、MP3播放器以及筆記本計算機等產(chǎn)品的輔助存儲部件。若閃存的速度能進一步提高，容量進一步擴大，且價格進一步下降的話，將來完全有可取代軟盤存儲器．甚至替代硬盤存儲器．其應用前景不可估量現(xiàn)在是63頁\一共有181頁\編輯于星期六5．3動態(tài)RAM存儲器右圖為DRAM的基本存儲單元電路，圖中C1是CMOS管柵極與襯底之間的分布電容，C0為位線對地的寄生電容，T0為預充管，T1為存儲信息的關鍵管，T2為列選擇管。通過X選擇和Y選擇，即可對該單元進行讀寫操作。當選擇該單元時，行、列線上加高電平信號，使TI和T2管導通?，F(xiàn)在是64頁\一共有181頁\編輯于星期六1.寫操作選中該存儲單元時，T1和T2導通，數(shù)據(jù)由數(shù)據(jù)線到達電容C1的上端。如果寫入1，則C1上端為高電平；如果寫入0，則C1上端為低電平。當未選中該單元時，數(shù)據(jù)一直保存在電容C1兩端（只要C1不漏電）。電容兩端的電壓不能突變，寫入操作是對電容C1充電的過程，需要一定的時間才能使C1穩(wěn)定在某個電平上。另外，CMOS管的漏電流總是存在的，因此C1兩端的電荷經(jīng)一段時間后會泄漏掉，故不能長期保存信息。為維持所存儲的信息，必須設法使信息再生，即所謂的“刷新”。T0管為刷新電路提供信息通道，刷新電路每隔一段時間對電容兩端的電壓進行檢測，當C1的電壓大于Vcc/2時，通過T0管向位線重新寫1即將電容C1充電到Vcc（電源電壓）；當C1的電壓小于Vcc/2時，則刷新電路通過T0重新寫入0，即使C1放電至0，只要刷新電路的刷新時間滿足一定要求，就能保證原來的信息不變。現(xiàn)在是65頁\一共有181頁\編輯于星期六2.讀操作讀數(shù)據(jù)時，同樣要選中行線和列線，只是數(shù)據(jù)的方向與寫入相反。讀出時，信息從C1兩端經(jīng)過T1到達B點并通過T2進入數(shù)據(jù)線，如果原來的信息是1，則讀出的就是1。當沒有讀/寫操作時，則讀寫控制邏輯將不選中行、列線，T1和T2都是截止的，因此數(shù)據(jù)不能被寫入或讀出。現(xiàn)在是66頁\一共有181頁\編輯于星期六5．3．2DRAM的管腳信號與讀/寫操作

右圖所示為一個1M×1比特的DRAM芯片的外部信號。其中：WE是寫使能信號，高電平是讀操作，低電平是寫操作。D1和D0分別是數(shù)據(jù)輸入和數(shù)據(jù)輸出線。DRAM芯片通常將數(shù)據(jù)輸入和輸出分開。現(xiàn)在是67頁\一共有181頁\編輯于星期六

A0～A9是地址線，傳送列地址和行地址。因1M=220，故該芯片應有20位地址線才能尋址所有的存儲單元。但由于DRAM的容量通常較大，不希望有太多的管腳，所以大多數(shù)DRAM芯片采用分時復用的方式傳輸?shù)刂?，也即將地址分為行地址和列地址兩部分分時在地址線上傳送。對本芯片，可用地址線A0～A9先傳送低10位地址A0～A9，再傳送高10位地址A10～A19。現(xiàn)在是68頁\一共有181頁\編輯于星期六RAS是行地址選通信號。它有效表明要對DRAM進行讀／寫操作，并且當前地址線上傳送的是行地址(低10位)。DRAM將在該信號的后沿將地址線上的地址鎖存入行地址鎖存器。CAS是列地址選通信號。它有效表明要對DRAM進行讀／寫操作，并且當前地址線上傳送的是列地址(高10位)。DRAM將在該信號的后沿將列地址鎖存到內(nèi)部列地址鎖存器。因為有了行、列地址選通信號，故DRAM不再需要片選信號。現(xiàn)在是69頁\一共有181頁\編輯于星期六下圖顯示了DRAM芯片的讀／寫操作時序?，F(xiàn)在是70頁\一共有181頁\編輯于星期六

DRAM是利用內(nèi)部電容上的電荷來記憶信息的。因為電荷會隨著時間而泄漏，所以DRAM內(nèi)的信息要在它變得難于辨認前進行刷新(數(shù)據(jù)更新)，也即將數(shù)據(jù)讀出(數(shù)據(jù)并不送到芯片的外部管腳上)后再寫入。DRAM的刷新操作是周期性的，整個存儲器進行一次刷新操作的時間間隔稱為刷新周期。刷新周期一般為2ms，4ms或8ms。

5.3.3

DRAM的刷新現(xiàn)在是71頁\一共有181頁\編輯于星期六1．DRAM的刷新策略

DRAM的刷新操作是在內(nèi)部或外部邏輯的控制下進行的。其刷新控制方式有如下幾種：(1)集中刷新將整個刷新周期分為兩部分，前一部分可進行讀／寫或維持(不讀不寫)，后一部分不進行讀／寫操作而集中對DRAM進行刷新操作。由于在刷新的過程中不允許讀／寫，故這種刷新策略存在“死時間”，但控制簡單?，F(xiàn)在是72頁\一共有181頁\編輯于星期六(2)分散刷新(隱式刷新)

這種方式在每個讀／寫或維持周期之后插入刷新時間，刷新存儲矩陣一行的所有單元。因此一個存儲系統(tǒng)周期由兩部分組成：讀／寫／維持時間和刷新時間。這種方式的優(yōu)點是控制簡單、不存在死時間，缺點是刷新時間占整個讀寫系統(tǒng)時間的一半，故只用于低速系統(tǒng)?，F(xiàn)在是73頁\一共有181頁\編輯于星期六(3)異步刷新異步刷新利用刷新周期中CPU不訪問存儲器的時間進行刷新操作。如果按照預定的時間間隔應該刷新時CPU正在訪存，則刷新操作可以向后稍微延遲一段時間，只要保證在刷新周期內(nèi)所有的行都能得到刷新即可。這種方式結(jié)合了前兩種刷新方式的優(yōu)點：對CPU訪存的效率和速度影響小，又不存在死時間；其缺點是控制較復雜?，F(xiàn)在是74頁\一共有181頁\編輯于星期六2．DRAM的刷新模式

DRAM的存儲體是按行列組織的二維存儲矩陣。而刷新操作是按行進行的，每次對一行的數(shù)據(jù)同時進行讀出、放大、整形和再寫入。這種組織方式可以提高刷新速度，減少刷新次數(shù)。刷新操作有多種模式，有的芯片支持其中一種模式，有的芯片同時支持多種模式。下面介紹常見的兩種刷新模式。現(xiàn)在是75頁\一共有181頁\編輯于星期六(1)只用RAS信號的刷新模式如下圖所示，在這種刷新操作中，只使用RAS信號來控制刷新操作，CAS信號處于高電平(不動作)。由于一行中的所有單元同時刷新，故無需給出列地址。這種方法消耗的電流小，但是需要外部刷新地址計數(shù)器?，F(xiàn)在是76頁\一共有181頁\編輯于星期六(2)CAS在RAS之前的刷新模式該方式又稱自動刷新模式，如下圖所示，這種刷新操作利用CAS信號比RAS信號提前動作來實現(xiàn)刷新。在正常的讀寫操作中，RAS是先于CAS有效的；若在CAS下降之后RAS才變低，則DRAM芯片進入刷新周期。此時外部產(chǎn)生的地址被忽略，而是由DRAM器件內(nèi)部的刷新地址計數(shù)器產(chǎn)生刷新地址。每一個刷新周期自動將這個地址計數(shù)器加1，故不需要外加的刷新地址計數(shù)器。現(xiàn)在是77頁\一共有181頁\編輯于星期六5．3．4DRAM控制器與SRAM相比，DRAM需要復雜的外部電路支持。例如，因為DRAM的片內(nèi)地址是分兩次按行地址和列地址送入的，而總線訪問存儲器是一次給出存儲單元的所有物理地址信號，因而需要進行地址的分配。此外，DRAM還需要定時刷新，刷新時要給出刷新的行地址，時序與讀/寫操作也不相同。許多生產(chǎn)廠家設計了自己的DRAM控制器，將DRAM的所有外圍支持電路集成于獨立的集成電路中，用以產(chǎn)生DRAM訪問和刷新的時序信號．生成DRAM的行地址和列地址．并能自動生成刷新地址?，F(xiàn)在是78頁\一共有181頁\編輯于星期六下圖顯示了DRAM控制器的基本結(jié)構現(xiàn)在是79頁\一共有181頁\編輯于星期六它主要由以下幾部分組成：地址多路開關。地址多路開關一方面將CPU的地址總線轉(zhuǎn)換成分時的DRAM行、列地址，另一方面在地址總線與刷新地址之間進行切換。刷新地址計數(shù)器。每次刷新均由該計數(shù)器提供刷新地址。刷新定時器。提供刷新定時信號(刷新請求)。仲裁電路。因CPU訪存與刷新是異步的．故有可能發(fā)生沖突。仲裁電路可以依據(jù)一定的策略決定誰有優(yōu)先權(通常是刷新優(yōu)先)。定時發(fā)生器，負責產(chǎn)生行、列地址選通信號、讀／寫控制信號等?，F(xiàn)在是80頁\一共有181頁\編輯于星期六依靠DRAM控制器，CPU就可以像訪問SRAM那樣方便地訪問DRAM，從而給系統(tǒng)的設計和應用帶來很大方便。更有一些DRAM芯片制造商將DRAM控制器與DRAM芯片集成在一片集成電路中。這樣的DRAM除了在刷新時間內(nèi)CPU不能訪問DRAM內(nèi)的存儲空間外(對CPU而言，這種DRAM的刷新操作是片內(nèi)自動刷新，且刷新操作不需占用總線)．其外部接口與訪問方法與SRAM相同．故又稱其為準靜態(tài)RAM或偽靜態(tài)RAM(PSRAM)?，F(xiàn)在是81頁\一共有181頁\編輯于星期六由于DRAM的存儲密度較高，因而非常適于在需要較大容量存儲器的系統(tǒng)中作為隨機存取存儲器。PC微機即采用各種類型的DRAM作為可讀寫主存。

5.3.5

PC機的DRAM存儲器現(xiàn)在是82頁\一共有181頁\編輯于星期六1．PC機隨機存儲器的演變由于微處理器速度的飛速提高，對內(nèi)存的要求也不斷提高．通過提高存儲器芯片的密度，可以擴充存儲器的容量。PC機的DRAM容量從早期的幾十千字節(jié)提高到目前的數(shù)百兆字節(jié)，甚至更高。未來微型計算機的發(fā)展障礙不在于處理器，而在于內(nèi)存，因此提高內(nèi)存（主要是DRAM）速度是關鍵。DRAM的延遲時間除了單元電容滯后延時外，還取決于以下因素：前端總線同主板芯片組之間的延遲時間，芯片組同動態(tài)隨機存取儲存器之間的延遲時間，行選和列選延遲時間，數(shù)據(jù)從DRAM輸出緩存通過芯片組到處理器的延遲時間等等。

現(xiàn)在是83頁\一共有181頁\編輯于星期六提高內(nèi)存速度可從以上不同側(cè)重點出發(fā)，因此產(chǎn)生不同形式的高速DRAM（相對于傳統(tǒng)的DRAM）。為加快普通DRAM訪問速度，在有些DRAM芯片中，除了存儲單元之外，還要附加一些邏輯電路。這些附加電路包括地址多路轉(zhuǎn)換電路、地址選通、刷新邏輯以及讀寫控制邏輯等。目前，人們把注意力集中到了DRAM芯片的附加邏輯電路上，通過增加少量的額外邏輯電路，可以提高單位時間內(nèi)的數(shù)據(jù)流量，即所謂的增加帶寬。現(xiàn)在是84頁\一共有181頁\編輯于星期六(1)FPMDRAM(FastPageModeDRAM)早期的內(nèi)存在存取數(shù)據(jù)時，需要選擇行地址和列地址。為了加快數(shù)據(jù)存取時間，可以采用在一定的內(nèi)存里保持行地址不變而僅改變列地址的方式，當內(nèi)存存取一個數(shù)據(jù)時，如果此數(shù)據(jù)與上一個數(shù)據(jù)的行地址相同，則內(nèi)存控制器不必再傳一個行地址，只需給出一個列地址就可以了，這就是所謂的快頁技術。它加快了存取同一“頁”（同一行）數(shù)據(jù)的效率，使用這種技術的內(nèi)存就是快頁式內(nèi)存：fpmdram（fastpagemode）。現(xiàn)在是85頁\一共有181頁\編輯于星期六(2)EDODRAMEDO（ExtendedDataOut）即擴展的數(shù)據(jù)輸出。通常，在一個DRAM陣列中讀取一個單元時，首先充電選擇一行，然后再充電選擇一列，這些充電線路在穩(wěn)定之前會有一定的延時，制約了RAM的讀寫速度。EDO原理為：在絕大多數(shù)情況下，要存取的數(shù)據(jù)在RAM中是連續(xù)的，即下一個要存取的單元總是位于當前單元的同一行下一列上。利用這一預測地址，可以在當前讀寫周期中啟動下一個存取單元的讀寫周期，進而從宏觀上縮短了地址選擇的時間。采用這一技術，理論上可將RAM的訪問速度提高30％。由于EDO的設計僅適用于數(shù)據(jù)輸出的時候，因此而得名?，F(xiàn)在是86頁\一共有181頁\編輯于星期六(3)SDRAM

設計高速RAM的另一種方法被稱為同步動態(tài)隨機存儲器（SynchronousDRAM），用這種方法設計的DRAM叫做SDRAM。它的基本原理是將CPU和RAM通過一個相同的時鐘鎖在一起，使得RAM和CPU能夠共享一個時鐘周期，以相同的速度同步工作。

SDRAM基于雙存儲體結(jié)構，內(nèi)含兩個交錯的存儲陣列，當CPU從一個存儲體或陣列訪問數(shù)據(jù)的同時，另一個已準備好讀寫數(shù)據(jù)。通過兩個存儲陣列的緊密切換，讀取效率得到成倍提高?，F(xiàn)在是87頁\一共有181頁\編輯于星期六(4)RDRAM(RambusDRAM)RDRAM（RambusDRAM）是一種全新的設計，它是由Intel最早提出并運用在PC平臺上的。它最主要的工作原理是依靠高時鐘頻率來簡化每個時鐘周期數(shù)據(jù)量。由于有超高的頻率（通常為300MHz和400MHz），又由于它的行地址與列地址尋址總線是各自分離的獨立總線，使RDRAM的最大傳輸率達到了3.2GB。現(xiàn)在是88頁\一共有181頁\編輯于星期六性能是RDRAM的一個優(yōu)勢，但是其劣勢也是明顯的。首先是同傳統(tǒng)SDRAM內(nèi)存的不兼容，這樣使得無論是廠家更換生產(chǎn)線還是用戶改變系統(tǒng)平臺，都需要付出高昂成本。其次RDRAM是RAMBUS公司的專利，其他廠商如果要生產(chǎn)就需要支付一筆相當高的專利費用。正是這兩點讓RDRAM價格始終居高不下，而價格高正是RDRAM沒有普及開的主要原因。另外其它主板芯片廠商對其支持度不夠也是一個重要因素。現(xiàn)在是89頁\一共有181頁\編輯于星期六(5)DDRSDRAM(DualRateSDRAM

DDR（DualDataRate）是最新的內(nèi)存標準之一，在系統(tǒng)時鐘觸發(fā)沿的上、下沿都能進行數(shù)據(jù)傳輸，數(shù)據(jù)有效寬度為64位。因此即使在133MHz的總線頻率下，帶寬也能達到約2.1GB/s。后來又出現(xiàn)了DDR2，與DDR相比，除了保持原有的雙邊沿觸發(fā)傳送數(shù)據(jù)特性外，擴展了預讀取能力，采用多路復用技術，原來DDR可預讀取2位，現(xiàn)在可預讀取4位，因此預讀取能力是DDR的兩倍，因此稱為DDR2?，F(xiàn)在是90頁\一共有181頁\編輯于星期六2．DRAM內(nèi)存條的接口特性在386以上的微機中，為了便于存儲器的擴充升級，一般將多片DRAM芯片塑封在一個長條形小電路插件板上，以DRAM存儲條形式來構成具有32位或64位數(shù)據(jù)總線寬度的內(nèi)存．電路板可以插入到主機板上的標準存儲器插槽中，這就是通常所說的內(nèi)存條。內(nèi)存條可分為單邊接觸式存儲器模塊SIMM（SingleIn-lineMemoryModules）、雙邊接觸式存儲器模塊DIMM（DualIn-lineMemoryModules）、Rambus專用存儲器模塊RIMM（RambusIn-lineMemoryModules）以及全緩沖雙邊接觸式存儲器模塊FBDIMM（FullyBufferedDualIn-lineMemoryModule）等。現(xiàn)在是91頁\一共有181頁\編輯于星期六內(nèi)存條按容量分．有256KB、512KB、1MB、8MB、16MB、32MB、64MB、128MB、256MB、512MB、1GB和2GB等多種；按所裝存儲器的位數(shù)分為9位和8位兩種，9位的內(nèi)存條帶有奇偶校驗位，功能全．對硬件的適應性好，而8位的內(nèi)存條無奇偶校驗位；按電路板的引腳數(shù)又分為30線、72線、168線、184線和240線等標準規(guī)格。

DIMM是為適應64位存取配置的新一代高速內(nèi)存模塊，DIMM采用168線、184線和240線。內(nèi)存條大都采用高速DRAM（如EDODRAM、SDRAM以及DDR等）。其中又分成非緩沖DIMM（UnbufferedDIMM）、寄存器式DIMM（RegisterDIMM）和小型號SODIMM（SmallOutlineDIMM）。SODIMM是針對筆記本市場的小型DIMM，引腳間距小，占用面積少，以節(jié)省空間。

現(xiàn)在是92頁\一共有181頁\編輯于星期六

UnbufferedDIMM的地址和控制信號沒有經(jīng)過緩沖直接加入DIMM模塊；BufferedDIMM是將地址和控制信號等經(jīng)過緩沖器（目前已不使用），沒有做任何時序調(diào)整（緩沖器延遲是有的）；而RegisteredDIMM則對地址和控制信號等進行寄存，在下一個時鐘到來時再觸發(fā)輸出。在時鐘翻轉(zhuǎn)的時候?qū)⒂|發(fā)器的D輸入端信號（即地址和控制信號）觸發(fā)輸出，可以增大地址和控制信號的驅(qū)動力以及調(diào)節(jié)優(yōu)化時序關系。現(xiàn)在是93頁\一共有181頁\編輯于星期六

DIMM模塊是Pentium之后才出現(xiàn)的內(nèi)存條形式，它是64位存儲器模塊，有三種引腳形式(臺式機使用)，168線、184線和240線。典型的168線的DIMM采用的是SDRAM芯片，如圖下所示，引腳定義如表5．12所示?，F(xiàn)在是94頁\一共有181頁\編輯于星期六

DDR采用184線的DIMM模塊，而DDR2采用的是240線的DIMM模塊，如圖下所示。盡管與SDRAM的內(nèi)存條差不多，但引腳密度不同。DDR和DDR2只有一個缺口，而SDRAM有兩個缺口，另外引腳條數(shù)也不一樣，顯然它們不能互換?，F(xiàn)在是95頁\一共有181頁\編輯于星期六表5．12給出了168線的非緩沖SDRAMDIMM的管腳排列。168個接口信號可以分為6組：地址信號16根，數(shù)據(jù)信號80根，串行存在探測(SPD：SerialPresenceDetect)信號5根，電源信號37根，還有9根信號線未用。現(xiàn)在是96頁\一共有181頁\編輯于星期六3.存儲器組織(1)微機內(nèi)存區(qū)域劃分微型計算機內(nèi)存從0開始編址，末地址與處理器尋址能力（地址線條數(shù)）有關。微型計算機內(nèi)存的整個物理地址空間劃分若干區(qū)域：常規(guī)內(nèi)存（ConventionalMemory）、保留內(nèi)存（ReservedMemory）和擴展內(nèi)存（ExtendedMemory）等。微機內(nèi)存分類如右圖所示。現(xiàn)在是97頁\一共有181頁\編輯于星期六①常規(guī)內(nèi)存常規(guī)內(nèi)存，也被稱為基本內(nèi)存（BaseMemory），共640KB大小，從0～9FFFFH的連續(xù)存儲器空間，這部分為RAM區(qū)域。其中在實地址方式下0～3FFH共1KB大小的空間為中斷向量表（存放256個中斷向量）。常規(guī)內(nèi)存又由DOS常駐區(qū)、用戶區(qū)和DOS暫駐區(qū)構成。這部分內(nèi)存不受系統(tǒng)DRAM大小的影響，與CPU型號無關，總是固定的640KB?，F(xiàn)在是98頁\一共有181頁\編輯于星期六②保留內(nèi)存與上位內(nèi)存塊（UMB）保留內(nèi)存，指A0000H～FFFFFH的384KB的內(nèi)存區(qū)域，由于處于640KB之上，也稱上位內(nèi)存或上端內(nèi)存。保留內(nèi)存是系統(tǒng)的保留區(qū)域，主要存放BIOS程序、顯示緩沖區(qū)、各適配卡上的ROM以及系統(tǒng)暫時未用或不用的區(qū)域。對于這384KB的內(nèi)存區(qū)域，有些是系統(tǒng)根本不用或啟動時用一下，以后就不用的部分，這部分是一塊一塊的，稱為上位內(nèi)存塊UMB（UpperMemoryBlock）。其中A0000H～BFFFFH共128KB為顯示緩沖區(qū)，C0000H～FFFFFH共256KB為ROM區(qū)，用于存放BIOS程序?，F(xiàn)在是99頁\一共有181頁\編輯于星期六③擴充內(nèi)存擴充內(nèi)存（ExpandedMemory）是相對于8086/8088CPU而言，指大于物理地址范圍但小于8MB的內(nèi)存區(qū)域。有些應用程序需要的內(nèi)存較大，但對于8086/8088系統(tǒng)來說，最大的物理地址空間只有1MB，要使用更大的內(nèi)存，必須另外加內(nèi)存擴充板，使用時利用1MB以下內(nèi)存的部分空間作為映射“窗口”來映射1MB以上的內(nèi)存。通常是在UMB中一個連續(xù)64KB的內(nèi)存區(qū)域作為映射1MB以上內(nèi)存的“窗口”，這個64KB的UMB稱為頁楨，所以一般使用擴充內(nèi)存的程序每次讀出都必須小于64KB?，F(xiàn)在是100頁\一共有181頁\編輯于星期六④擴展內(nèi)存與高端內(nèi)存區(qū)（HMA）擴展內(nèi)存是指1MB以上的內(nèi)存區(qū)域，理論上講是地址從100000H開始到處理器可能尋址的最大空間，但受內(nèi)存條容量的限制。如果系統(tǒng)配置了256MB內(nèi)存，則除去1MB以外，共有255MB是擴展內(nèi)存。也就是說，擴展內(nèi)存的大小取決于微處理器型號以及機器安裝的實際內(nèi)存（RAM）容量的大小。在擴展內(nèi)存中最低的64KB（指100000H～10FFFFH的地址區(qū)域）內(nèi)存區(qū)域稱為高端內(nèi)存區(qū)HMA（HighMemoryArea）。其中100000H～10FFEFH是擴展內(nèi)存中由FFFFH：FFFFH在實地址方式下得到的地址空間，即這部分內(nèi)存可以與1MB以下的內(nèi)存一樣存放各種驅(qū)動程序，以減輕常規(guī)內(nèi)存的壓力?，F(xiàn)在是101頁\一共有181頁\編輯于星期六(2)8位存儲器組織

8088處理器由于外部數(shù)據(jù)總線為8位結(jié)構，因此其存儲器形式為8位，即1MB的存儲器直接連接相應數(shù)據(jù)總線和地址總線上，地址從00000H～FFFFFH，如圖右所示?，F(xiàn)在是102頁\一共有181頁\編輯于星期六現(xiàn)在是103頁\一共有181頁\編輯于星期六(3)16位存儲器組織

8086和80286外部數(shù)據(jù)線均為16條，因此其存儲器為16位組織形式。8086有20條地址線，最大尋址的存儲器空間為220＝1MB，地址范圍為00000H～FFFFFH。80286有24條地址線，共16MB空間，地址范圍為000000H－FFFFFFH，如圖所示?，F(xiàn)在是104頁\一共有181頁\編輯于星期六

16位的存儲系統(tǒng)把8086的1MB或80286的16MB存儲器空間分成兩個等容量的存儲體，一個全為偶地址，另一個全為奇地址，偶地址單元接數(shù)據(jù)總線的低8位，奇地址單元接高8位。如上圖所示，其中對于8086，Ai＝A19；對于80286，Ai＝A23。用BHE和A0適當選擇，BHE接至與高8位數(shù)據(jù)總線相連的奇地址存儲體，A0接至與低8位數(shù)據(jù)連接的偶地址存儲體。因此，要一次讀取一個字（2個字節(jié)）的數(shù)據(jù)，數(shù)據(jù)必須存于偶地址開始的兩個單元，否則將增加一次總線操作?，F(xiàn)在是105頁\一共有181頁\編輯于星期六現(xiàn)在是106頁\一共有181頁\編輯于星期六(4)32位存儲器組織外部數(shù)據(jù)總線為32位的80386和80486存儲器組織采用四個存儲體，每個存儲體都為8位寬度，分別由選擇控制信號BE0～BE3選擇。由于80386和80486外部有32條地址線，故共可尋址4GB存儲空間，每個存儲體可尋址1GB，通過存儲體的選擇控制信號（與讀或?qū)懣刂菩盘栂嗷蜉敵隹刂拼鎯w的選擇）可進行字節(jié)、字（16位）和雙字（32位）數(shù)據(jù)傳送。地址范圍為00000000H－FFFFFFFFH?，F(xiàn)在是107頁\一共有181頁\編輯于星期六現(xiàn)在是108頁\一共有181頁\編輯于星期六現(xiàn)在是109頁\一共有181頁\編輯于星期六(5)64位存儲系統(tǒng)具有64位外部數(shù)據(jù)總線的Pentium、MMXPentium、PentiumPro、PentiumⅡ、PentiumⅢ以及Pentium4等采用8個存儲體，每個存儲體也都是8位寬度，只是Pentium的最大存儲空間為4GB（每個存儲體512MB），而PentiumPro、PentiumⅡ、PentiumⅢ和Pentium4為64GB（每個存儲體8GB）。8個存儲體分別由BE0～BE7控制。4GB的存儲體地址范圍：00000000H～FFFFFFFFH，64GB存儲體地址范圍：000000000H～FFFFFFFFFH?，F(xiàn)在是110頁\一共有181頁\編輯于星期六現(xiàn)在是111頁\一共有181頁\編輯于星期六應該指出的是，以上BE0～BE3以及BE0～BE7并不是直接接存儲器的，這些選擇信號分別與控制總線的存儲器讀或存儲器寫控制信號一起相或后接到存儲器的讀／寫控制信號上的?，F(xiàn)在是112頁\一共有181頁\編輯于星期六5.4.1存儲器的接口信號存儲器通過總線與CPU連接。CPU與存儲器之間要交換地址信息、數(shù)據(jù)信息和控制信息。一般存儲器的接口信號如圖所示。

5.4存

儲

器

的

接

口

設

計存儲器的接口信號現(xiàn)在是113頁\一共有181頁\編輯于星期六不論何種類型的存儲器芯片，其地址信號線和數(shù)據(jù)信號線都大體相同。數(shù)據(jù)線在總線與存儲器芯片之間進行雙向數(shù)據(jù)傳輸，數(shù)據(jù)線的條數(shù)取決于存儲器的字長，而地址線是由總線向存儲器傳遞的單向信號。一般情況下，地址總線的若干高有效位地址線通過地址譯碼器產(chǎn)生存儲器的片選信號，而地址線的低有效位地址線則直接與存儲器芯片相連，用來指明所尋址的存儲單元在該芯片內(nèi)的片內(nèi)地址。地址線的條數(shù)取決于芯片內(nèi)的存儲單元數(shù)?，F(xiàn)在是114頁\一共有181頁\編輯于星期六5.4.2

存儲器設計需要考慮的問題

存儲器接口設計主要應考慮以下問題：1．存儲器容量這要根據(jù)應用的需要來決定。對于嵌入式系統(tǒng)，可能只需幾千字節(jié)到幾百千字節(jié)；對于通用計算機(包括PC機)，由于其應用目的不同，可能需要幾十兆字節(jié)到幾百兆字節(jié)，甚至更高。現(xiàn)在是115頁\一共有181頁\編輯于星期六2．存儲空間的安排系統(tǒng)中的各種程序和數(shù)據(jù)存儲器需要占用哪一塊存儲空間，各個存儲器芯片的地址之間是否需要連續(xù)．引導ROM和配置數(shù)據(jù)ROM是否需要設置在固定的地址，中斷入口地址表設置在什么位置．存儲器和I／O端口是否統(tǒng)一編址等，都要依據(jù)具體的CPU的要求和應用環(huán)境預先決定?，F(xiàn)在是116頁\一共有181頁\編輯于星期六3．總線上的存儲器存取信號及時序不同的總線有不相同的接口信號，更有不同的時序。而時序是設計存儲器接口的基本依據(jù)。4．數(shù)據(jù)總線寬度數(shù)據(jù)總線寬度也是存儲器結(jié)構的決定因素。這是因為計算機內(nèi)的存儲器的編址方式各不相同．多數(shù)計算機是按字節(jié)編址的，也有按CPU字長、半字長或1／4字長編址的，還有些計算機內(nèi)的程序存儲器是按指令字長編址的；而數(shù)據(jù)存儲器則按字節(jié)編址。所以，數(shù)據(jù)總線的寬度將決定存儲器的結(jié)構。比如，對8位數(shù)據(jù)總線的系統(tǒng)，其存儲空間是一個存儲體，每個存儲單元存放1個字節(jié)，且每一存儲芯片內(nèi)的存儲器地址是連續(xù)的。

現(xiàn)在是117頁\一共有181頁\編輯于星期六對按字節(jié)編址的16位數(shù)據(jù)總線的系統(tǒng)，存儲空間分為兩個存儲體，偶存儲體占用偶地址空間，奇存儲體占用奇地址空間．而每個存儲體內(nèi)的地址是不連續(xù)的。對32位總線的系統(tǒng)，存儲空間分為4個存儲體：即0存儲體(地址=4k，k是任意自然數(shù))、1存儲體(地址=4k+1)、2存儲體(地址=4k+2)和3存儲體(地址=4k+3)。這4個存儲體分別由BE0、BE1、BE2和BE3這4個字節(jié)使能信號作為存儲體選中信號。而64位總線的系統(tǒng)則分為8個存儲體?，F(xiàn)在是118頁\一共有181頁\編輯于星期六除此之外，數(shù)據(jù)總線的寬度還與地址線低有效位的使用有關。存儲芯片在整個存儲空間中所占的地址范圍是由地址總線的高位決定的，而低位地址線則作為芯片內(nèi)的存儲單元選擇信號。當內(nèi)存的編址寬度與數(shù)據(jù)總線的寬度不一致時，就必須考慮低位地址線中有多少位是存儲體的選擇信號?，F(xiàn)在是119頁\一共有181頁\