基于FPGA及嵌入式CPU（NiosⅡ）的TFT-LCD接口設(shè)計(jì)-設(shè)計(jì)應(yīng)用

精品文檔-下載后可編輯基于FPGA及嵌入式CPU（NiosⅡ）的TFT-LCD接口設(shè)計(jì)-設(shè)計(jì)應(yīng)用摘要：本文介紹了一種基于FPGA及NiosII軟核處理器與TFT-LCD接口的方法。它直接采用CPU對存貯器的讀寫，實(shí)現(xiàn)了對TFT-LCD屏的實(shí)時(shí)操作。它具有直接、有效和速度快等特點(diǎn)。該設(shè)計(jì)使CPU對TFT-LCD的控制極其簡單化。

1引言

隨著電子技術(shù)的飛速發(fā)展，TFT-LCD作為在亮度、對比度、功耗、壽命、體積和重量等綜合性能上全面趕上和超過CRT的顯示器件，被廣泛用于各種儀器儀表、電子設(shè)備及控制領(lǐng)域中。與之相關(guān)的顯示控制技術(shù)也呈現(xiàn)出越來越多的方式。本文以640*480的數(shù)字輸入的TFT_LCD顯示屏為例，介紹了一種基于NiosII軟核處理器實(shí)現(xiàn)對TFT-LCD接口的方法。解決了通常情況下必須使用LCD控制專用芯片才能解決LCD顯示的問題。

2系統(tǒng)組成

系統(tǒng)框如圖1所示。系統(tǒng)是由FPGA、顯示緩存RAM、程序執(zhí)行RAM及TFT-LCD組成。FPGA（用虛線圍成）選用的是ALTER的EP1C6，RAM采用的是IDT的IDT71V547，LCD為640*480的彩色TFT-LCD屏。在FPGA內(nèi)部是由時(shí)序發(fā)生、地址切換、數(shù)據(jù)分離、調(diào)色電路及嵌入式CPU（NIOS內(nèi)核）五部分組成。

3各器件的功能

3.1顯示緩存RAM

采用IDT公司的IDT71V547128KX36bit的SRAM芯片，工作電壓為3.3V[1]。該芯片作為顯示緩存，TFT_LCD讀取顯示緩存RAM中的數(shù)據(jù)并將其在TFT_LCD上顯示。嵌入式CPU（NIOSⅡ）對顯示緩存RAM的改寫就相當(dāng)于對TFT_LCD顯示內(nèi)容的改寫。

3.2FPGA本文FPGA選用的是ALTERA公司的Cyclone系列中EP1C6Q240。

3.2.1時(shí)序發(fā)生電路

首先由外部輸入一相當(dāng)?shù)念l率時(shí)鐘，通過FPGA內(nèi)部的鎖相環(huán)電路（PLL）生成100MHz的時(shí)鐘信號。系統(tǒng)對100MHz時(shí)鐘計(jì)數(shù)生成50MHz的時(shí)鐘給嵌入式CPU（NIOSⅡ）作為嵌入式CPU的工作主頻，同時(shí)生成TFT_LCD所須的場同步時(shí)鐘、行同步時(shí)鐘、顯示使能時(shí)鐘和25MHz的TFT_LCD主時(shí)鐘；生成地址切換控制信號、數(shù)據(jù)分離控制信號，由嵌入式CPU輸出的讀寫信號產(chǎn)生顯示緩存RAM的讀寫信號。

3.2.2調(diào)色電路

由于文中是以256色的電路為例，所以，調(diào)色電路是將8位數(shù)據(jù)譯碼成3*6位的三基色數(shù)據(jù)，調(diào)色電路也可以是ROM型或RAM型。如果作成RAM型，可以依據(jù)嵌入式CPU需要顯示的圖象相應(yīng)修改調(diào)色電路，可顯示更豐富的色彩。

3.2.3地址切換、數(shù)據(jù)分離

此部分電路的作用是：在嵌入式CPU操作顯示緩存RAM時(shí)將地址、數(shù)據(jù)線切換到嵌入式CPU，在TFT-LCD讀顯示緩存RAM時(shí)將地址、數(shù)據(jù)線切換到TFT_LCD。

3.3TFT-LCD

SHARP公司生產(chǎn)的*英寸液晶顯示屏LQ064V3DG01是較為常用的TFT-LCD液晶顯示屏，它的分辨率為640×480×RGB[2]，具有功耗低、體積小、重量輕、超薄等特點(diǎn)，同時(shí)該顯示屏是一片真彩顯示屏，并屬于透光型的TFT、其亮度高、視角寬、背光燈的壽命也很長，并且采用的是AG涂層和260K的彩色顯示。可廣泛應(yīng)用于各種儀器儀表及各種視頻顯示的場合。4主要電路的設(shè)計(jì)

4.1時(shí)序發(fā)生電路的設(shè)計(jì)

時(shí)序發(fā)生電路是設(shè)計(jì)的主要部分。首先，是對系統(tǒng)輸入時(shí)鐘進(jìn)行頻率變換，F(xiàn)PGA(EP1C6)的內(nèi)部有兩個(gè)PLL電路模塊，本文用其中的一個(gè)來生成100MHz的時(shí)鐘。再設(shè)計(jì)一個(gè)12位的計(jì)數(shù)器（行計(jì)數(shù)器），計(jì)數(shù)3200脈沖，產(chǎn)生TFT_LCD的行同步時(shí)鐘，通過此計(jì)數(shù)器的計(jì)數(shù)還可生成TFT_LCD的顯示使能信號（DE）。此計(jì)數(shù)器的輸出還是TFT_LCD讀顯示緩存RAM地址的低8位（RAM以32位數(shù)據(jù)寬度計(jì)算）。另設(shè)計(jì)一個(gè)9位的計(jì)數(shù)器（場計(jì)數(shù)器），用其對行同步信號計(jì)數(shù)又可生成TFT_LCD場同步的相關(guān)信號，同時(shí)此計(jì)數(shù)器的輸出可作為TFT_LCD讀RAM地址的高9位。

由于嵌入式CPU與TFT_LCD是復(fù)用一片顯示緩存RAM，所以要對顯示緩存RAM在時(shí)間上進(jìn)行分時(shí)控制。由于IDT71V547是32位數(shù)據(jù)寬度的RAM，如果將TFT_LCD設(shè)計(jì)成256色顯示，則讀顯示緩存RAM可顯示4個(gè)像素點(diǎn)。所以把行計(jì)數(shù)器輸出的25MHz時(shí)鐘作為基準(zhǔn)（TFT_LCD主時(shí)鐘）、以25MHz的4個(gè)周期(T0、T1、T2、T3，T0=T1=T2=T3=40納秒)為基本循環(huán)，在25MHz的個(gè)周期（T0）由LCD占用產(chǎn)生“LCD_讀選通”信號，(LCD_讀選通=(/12.5MHz)(/6.25MHz))。T1-T3由CPU占用，在T1-T3周期內(nèi)產(chǎn)生相應(yīng)的選通信號，(T1=(12.5MHz)(/6.25MHz)、T2=(/12.5MHz)(6.25MHz)、T3=(12.5MHz)(6.25MHz))，由于CPU什么時(shí)間對顯示緩存RAM讀寫是不確定的，所以要根據(jù)CPU的讀寫信號來確定T1-T3哪個(gè)為“CPU_RAM_選通”信號(如果在T0內(nèi)來CPU_RW則CPU_RAM_選通=T2、T1來CPU_RW則為T3、T2來CPU_RW則為T3、T3來CPU_RW則為T1)。此邏輯的實(shí)現(xiàn)方式是，在CPU_RW信號產(chǎn)生時(shí)鎖存住當(dāng)時(shí)的T0-T3的狀態(tài)由此來控制“CPU_RAM_選通”產(chǎn)生的位置。在具體時(shí)序見圖2所示。

4.2地址切換和數(shù)據(jù)分離電路的設(shè)計(jì)

圖3是地址切換電路中的一位，以這一位為示例,可推出17位地址全部電路。在圖3中RAM_ADD=（(LCD_ADDLCD_選通)+(CPU_ADDCPU_RAM_選通)）且“LCD_讀選通”信號與“CPU_RAM_選通”信號在任何時(shí)刻多只能有一個(gè)是有效的，所以當(dāng)“LCD_讀選通”信號與“CPU_RAM_選通”生效時(shí)可將RAM_ADD切換到相應(yīng)的地址線上。如當(dāng)某時(shí)刻“LCD_讀選通”信號與“CPU_RAM_選通”全無效則RAM_ADD輸出應(yīng)全為“0”。

圖4是數(shù)據(jù)分離電路中的一位，同樣,以圖4這一位可推出32位數(shù)據(jù)線。

在圖4中，RAM_R_W=(CPU_RAM_選通)(CPU_WD),當(dāng)RAM_R_W有效時(shí)，CPU_寫DATA可通過三態(tài)門輸出到RAM_DATA上。當(dāng)CPU讀RAM時(shí)，RAM的數(shù)據(jù)由門電路輸出到鎖存器的輸入端，在數(shù)據(jù)穩(wěn)定后由“CPU_R_鎖存”信號將數(shù)據(jù)鎖存在鎖存器上等待CPU將數(shù)據(jù)讀走（CPU_R_鎖存=（(/CPU_RD)CPU_RAM_選通25MHz(/50MHz)））。

同樣的在T0周期內(nèi)將RAM的相應(yīng)數(shù)據(jù)由“LCD_鎖存”信號將32位的數(shù)據(jù)鎖存在鎖存器上。在相應(yīng)的T0-T3周期由T0-T3選擇相應(yīng)的8位數(shù)據(jù)輸出到調(diào)色電路上，在相應(yīng)時(shí)刻由“LCD_調(diào)色輸出鎖存”信號將此像素點(diǎn)數(shù)據(jù)鎖存，由TFT_LCD讀取此點(diǎn)的三基色數(shù)據(jù)并顯示。

4.3調(diào)色電路

調(diào)色電路實(shí)際為利用FPGA內(nèi)部的片內(nèi)RAM，由Quartus軟件生成的24位256字節(jié)的RAM或ROM，RAM或ROM的地址線接LCD數(shù)據(jù)鎖存器的輸出端后的數(shù)據(jù)選擇電路，數(shù)據(jù)選擇電路是將32位的數(shù)據(jù)，按T0-T3所決定的時(shí)間，選擇相應(yīng)的8位數(shù)據(jù)。當(dāng)T0時(shí)選D[24]-D[31]、當(dāng)T1時(shí)選D[0]-D[7]、當(dāng)T2時(shí)選D[8]-D[15]、當(dāng)T3時(shí)選D[15]-D[23]。之所以將數(shù)據(jù)選擇設(shè)計(jì)成T0時(shí)選D[24]-D[31]，是因?yàn)門FT_LCD讀顯示緩存RAM時(shí)，是在T0周期的末端才能將新數(shù)據(jù)鎖存到“LCD-讀DATA”端，新的數(shù)據(jù)只有在T1周期才能開始顯示。調(diào)色電路的輸出是3*8=24bit的本文所用的TFT_LCD是3*6bit的所以只用相應(yīng)8bit的低6bit。如果將調(diào)色電路設(shè)計(jì)選擇RAM型時(shí)，可以由CPU改寫調(diào)色電路RAM，使色彩顯示更加豐富。

4.4顯示緩存設(shè)計(jì)

顯示緩存RAM的選擇由LCD顯示彩色多少決定的，如果顯示16色可以選擇每像素點(diǎn)占4bit，這樣每讀RAM可顯示8個(gè)像素點(diǎn)。以此類推來選擇顯示緩存RAM的大小和相應(yīng)修改時(shí)序發(fā)生電路的周期。對CPU的顯示緩存RAM口的設(shè)置時(shí)，一定要注意顯示緩存RAM的CPU讀寫周期與時(shí)序發(fā)生電路的周期相一致，否則會發(fā)生讀寫錯(cuò)誤。本例設(shè)置的是160納秒（T0+T1+T2+T3=160ns）[3,4]。

5結(jié)束語

本文介紹了一種基于FPGA及NiosII軟核處理器與TFT-LCD接口的主要部分的設(shè)計(jì)要點(diǎn)，該設(shè)計(jì)內(nèi)容已經(jīng)在實(shí)際電路上得到驗(yàn)證，并在一些儀器的顯示系統(tǒng)上得到應(yīng)用。

參考文獻(xiàn):

[1].CRTdatasheet/datasheet/CRT