超大CMOS集成電路原理chapter4_第1頁
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1DigitalIntegratedCircuits

ADesignPerspectiveTheWireJanM.RabaeyAnanthaChandrakasanBorivojeNikolic2TheWireschematicsphysical3InterconnectImpactonChip4WireModelsAll-inclusivemodelCapacitance-only5ImpactofInterconnectParasiticsInterconnectparasiticsreducereliabilityaffectperformanceandpowerconsumptionClassesofparasiticsCapacitiveResistiveInductive6NatureofInterconnectGlobalInterconnectSLocal=STechnologySGlobal=SDieSource:Intel7INTERCONNECTCapacitance8CapacitanceofWireInterconnect9Capacitance:TheParallelPlateModel10Permittivity11FringingCapacitance12FringingversusParallelPlate13InterwireCapacitance14ImpactofInterwireCapacitance15WiringCapacitances(0.25mmCMOS)16INTERCONNECTResistance17WireResistance18InterconnectResistance19DealingwithResistanceSelectiveTechnologyScalingUseBetterInterconnectMaterialsreduceaveragewire-lengthe.g.copper,silicidesMoreInterconnectLayersreduceaveragewire-length20PolycideGateMOSFETn+n+SiO2PolySiliconSilicidepSilicides:WSi2,TiSi2,PtSi2andTaSiConductivity:8-10timesbetterthanPoly21SheetResistance22ModernInterconnect23Example:Intel0.25micronProcess5metallayersTi/Al-Cu/Ti/TiNPolysilicondielectric24INTERCONNECTInductance25InterconnectModeling26TheLumpedModel27TheLumpedRC-Model

TheElmoreDelay28TheEllmoreDelay

RCChain29WireModelAssume:WiremodeledbyNequal-lengthsegmentsForlargevaluesofN:30TheDistributedRC-lineThediffusionequation31Step-responseofRCwireasafunctionoftimeandspace32RC-Models33DrivinganRC-line34DesignRulesofThumbrcdelaysshouldonlybeconsideredwhentpRC>>tpgateofthedrivinggateLcrit>>

tpgate/0.38rcrcdelaysshouldonlybeconsideredwhentherise(fall)timeatthelineinputissmallerthanRC,therise(fall)timeofthelinetrise<RCwhen

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