微機(jī)主存儲(chǔ)器

微機(jī)主存儲(chǔ)器第一頁(yè)，共四十四頁(yè)，編輯于2023年，星期六目錄半導(dǎo)體存儲(chǔ)器的分類(lèi)及特點(diǎn)隨機(jī)存取存儲(chǔ)器RAM只讀存儲(chǔ)器ROM新型存儲(chǔ)器主存儲(chǔ)器系統(tǒng)設(shè)計(jì)第二頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.1.1存儲(chǔ)器的分類(lèi)5.1.1存儲(chǔ)器的分類(lèi)存儲(chǔ)器

（基于USB--UniversalSerialBUS接口的電子盤(pán)等）（半導(dǎo)體存儲(chǔ)器，本章內(nèi)容)內(nèi)存（RAM+ROM）外存軟盤(pán)：普通1.44M硬盤(pán)：從10MB~?TBCD、DVD(650MB、4.7GB）高密度、大容量、快速、“無(wú)限次”擦寫(xiě)、壽命長(zhǎng)、可靠性高、抗干擾強(qiáng)、性?xún)r(jià)比高（1.3GB~幾個(gè)GB）磁盤(pán)磁光盤(pán)MO光盤(pán)U盤(pán)5.1半導(dǎo)體存儲(chǔ)器的分類(lèi)及特點(diǎn)第三頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.1.1存儲(chǔ)器的分類(lèi)半導(dǎo)體存儲(chǔ)器的分類(lèi)按存儲(chǔ)器的讀寫(xiě)功能分類(lèi)

讀寫(xiě)存儲(chǔ)器RWM只讀存儲(chǔ)器ROM；按數(shù)據(jù)存儲(chǔ)單元的尋址方式分類(lèi)隨機(jī)存取存儲(chǔ)器RAM順序存取存儲(chǔ)器SAM直接存取存儲(chǔ)器DAM按半導(dǎo)體器件原理分類(lèi)雙極性TTL器件存儲(chǔ)器：?jiǎn)螛O性MOS器件存儲(chǔ)器：按存儲(chǔ)原理分類(lèi)

隨機(jī)存取存儲(chǔ)器RAM

：易失性只讀存儲(chǔ)器ROM：非易失性按數(shù)據(jù)傳送方式分類(lèi)

并行存儲(chǔ)器PM串行存儲(chǔ)器SM5.1半導(dǎo)體存儲(chǔ)器的分類(lèi)及特點(diǎn)外存儲(chǔ)器第四頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.1.1存儲(chǔ)器的分類(lèi)從應(yīng)用角度分：（Memory）半導(dǎo)體存儲(chǔ)器隨機(jī)存取存儲(chǔ)器（RAM）只讀存儲(chǔ)器（ROM）

雙極型RAM常用于Cache

MOS型RAM常用于內(nèi)存條掩膜ROM可編程ROM（PROM）紫外線可擦除的PROM（EPROM）電可擦除的PROM（EEPROM）快擦寫(xiě)存儲(chǔ)器（FlashMemory）靜態(tài)SRAM動(dòng)態(tài)DRAMNV-RAMTTL型ECL型I2L型5.1半導(dǎo)體存儲(chǔ)器的分類(lèi)及特點(diǎn)第五頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.1.2存儲(chǔ)器的分類(lèi)特點(diǎn)5.1.2存儲(chǔ)器的分類(lèi)特點(diǎn)RAM特點(diǎn)掉電丟失信息可讀，可寫(xiě)常用于存放數(shù)據(jù)、中間結(jié)果、用戶程序等。雙極型與MOS型雙極型：優(yōu)點(diǎn)：存取速度快，多用于高速緩存(Cache)；缺點(diǎn)：功耗大，集成度較低，相對(duì)成本高M(jìn)OS型：優(yōu)點(diǎn)：制造工藝簡(jiǎn)單，集成度高，功耗低，相對(duì)價(jià)格便宜；缺點(diǎn)：存取速度較慢，多用于計(jì)算機(jī)內(nèi)存ROM特點(diǎn)掉電不丟失程序執(zhí)行時(shí)只能讀不能寫(xiě)掩膜ROM不可改寫(xiě)。可編程PROM、EPROM、E2PROM及FLASH在一定條件下可改寫(xiě)。常用于存放固定程序或不易變的數(shù)據(jù)，如系統(tǒng)監(jiān)控程序。5.1半導(dǎo)體存儲(chǔ)器的分類(lèi)及特點(diǎn)第六頁(yè)，共四十四頁(yè)，編輯于2023年，星期六靜態(tài)RAM存儲(chǔ)單元（六管靜態(tài)存儲(chǔ)電路）(P218圖5-3）其中t1、t2為控制管，t3、t4為負(fù)載管。這個(gè)電路具有兩個(gè)相對(duì)的穩(wěn)態(tài)狀態(tài)，若tl管截止則A＝“l(fā)”(高電平)，它使t2管開(kāi)啟，于是B＝“0”(低電平)，而B(niǎo)＝“0”又進(jìn)一步保證了t1管的截止。所以，這種狀態(tài)在沒(méi)有外觸發(fā)的條件下是穩(wěn)定不變的。同樣，t1管導(dǎo)通即A＝“0”(低電平)，t2管截止即A＝“1”(高電平)的狀態(tài)也是穩(wěn)定的。因此，可以用這個(gè)電路的兩個(gè)相對(duì)穩(wěn)定的狀態(tài)來(lái)分別表示邏輯“1”和邏輯“0”。

第七頁(yè)，共四十四頁(yè)，編輯于2023年，星期六當(dāng)X譯碼輸出線為高電平時(shí)，T5、T6管導(dǎo)通，A、B端就分別與位線d0及相連；若相應(yīng)的y譯碼輸出也是高電平，則T7、T8管(它們是一列公用的，不屬于某一個(gè)存儲(chǔ)單元)也是導(dǎo)通的，于是d0及

(這是存儲(chǔ)單元內(nèi)部的位線)就與輸入/輸出電路的i/o線及線相通。

寫(xiě)入操作：寫(xiě)入信號(hào)自i/o線及線輸入，如要寫(xiě)入“1”，則i/o線為高電平而線為低電平，它們通過(guò)t7、t8管和T5、T6管分別與A端和B端相連，使A=“1”，B=“0”，即強(qiáng)迫T2管導(dǎo)通，Tl管截止，相當(dāng)于把輸入電荷存儲(chǔ)于Tl和T2管的柵級(jí)。當(dāng)輸入信號(hào)及地址選擇信號(hào)消失之后，T5、T6、T7Tt8都截止。由于存儲(chǔ)單元有電源及負(fù)載管，可以不斷地向柵極補(bǔ)充電荷，依靠?jī)蓚€(gè)反相器的交叉控制，只要不掉電，就能保持寫(xiě)入的信息“1”，而不用再生(刷新)。若要寫(xiě)入“0”，則線為低電乎而i/o線為高電平，使Tl管導(dǎo)通，T2管截止即A=“0”，B=“1”。

第八頁(yè)，共四十四頁(yè)，編輯于2023年，星期六單管動(dòng)態(tài)存儲(chǔ)電路由一個(gè)MOS管T1和一個(gè)電容C構(gòu)成。寫(xiě)入時(shí)，字選擇線（地址選擇線）為高電平，T1管導(dǎo)通，寫(xiě)入的信息通過(guò)位線（數(shù)據(jù)線）存入電容C中（寫(xiě)入1對(duì)電容充電，寫(xiě)入0對(duì)電容放電）；讀出時(shí)，字選擇線也為高電平，存儲(chǔ)在電容C上的電荷通過(guò)T1輸出到位線上。根據(jù)位線上有無(wú)電流可知存儲(chǔ)的信息是1還是0。字選擇線的信號(hào)由片內(nèi)地址譯得。動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的基本單元電路可以采用4管電路或單管電路。由于單管電路元件數(shù)量少，芯片集成度高，所以被普遍使用。第九頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.1.3半導(dǎo)體存儲(chǔ)器的性能指標(biāo)5.1.2半導(dǎo)體存儲(chǔ)器的性能指標(biāo)容量：指一個(gè)存儲(chǔ)器芯片能存儲(chǔ)的二進(jìn)制信息。

存儲(chǔ)器芯片容量=存儲(chǔ)單元數(shù)×每單元的數(shù)據(jù)位數(shù)例：62648KB=8K×8bit

61162KB=2K×8bit

1字節(jié)=8bit；1KB=210字節(jié)=1024字節(jié)；1MB=210KB=1024KB；

1GB=210MB=1024MB；1TB=210GB=1024GB。2.最大存取時(shí)間：

訪問(wèn)一次存儲(chǔ)器（對(duì)指定單元寫(xiě)入或讀出）所需要的時(shí)間，這個(gè)時(shí)間的上限值即最大存取時(shí)間，一般為十幾ns到幾百ns。

從CPU給出有效的存儲(chǔ)器地址到存儲(chǔ)器輸出有效數(shù)據(jù)所需要的時(shí)間5.1半導(dǎo)體存儲(chǔ)器的分類(lèi)及特點(diǎn)第十頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.1.2半導(dǎo)體存儲(chǔ)器的性能指標(biāo)5.1.3半導(dǎo)體存儲(chǔ)器的性能指標(biāo)3.功耗：

存儲(chǔ)器單元的功耗μW/單元；存儲(chǔ)器芯片功耗mW/芯片使用功耗低的存貯器芯片構(gòu)成存貯系統(tǒng)，不僅可以減少對(duì)電源容量的要求，降低系統(tǒng)溫度，而且還可以提高存貯系統(tǒng)的可靠性。4.其他指標(biāo)：

工作電源：TTL型為+5V；MOS型為+3~+18V

可靠性：通常用平均故障間隔時(shí)間來(lái)衡量。集成度,

價(jià)格等。5.1半導(dǎo)體存儲(chǔ)器的分類(lèi)及特點(diǎn)第十一頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.1.4半導(dǎo)體存儲(chǔ)器的基本構(gòu)成5.1.4半導(dǎo)體存儲(chǔ)器的基本構(gòu)成五個(gè)基本組成部分：存儲(chǔ)體，地址寄存器、地址譯碼器，數(shù)據(jù)緩沖器，控制電路地址寄存器存儲(chǔ)單元矩陣N×M數(shù)據(jù)緩沖器控制電路控制信號(hào)CPU地址信號(hào)數(shù)據(jù)總線1N地址譯碼器5.1半導(dǎo)體存儲(chǔ)器的分類(lèi)及特點(diǎn)2023/5/2912第十二頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.1.4半導(dǎo)體存儲(chǔ)器的基本構(gòu)成5.1.4半導(dǎo)體存儲(chǔ)器的基本構(gòu)成存儲(chǔ)體基本存儲(chǔ)單元：內(nèi)部具有兩個(gè)穩(wěn)定的且相互對(duì)立的狀態(tài)存儲(chǔ)單元地址譯碼單譯碼，如P222圖5-8全部地址線由一個(gè)譯碼器完成譯碼，一個(gè)存儲(chǔ)單元對(duì)應(yīng)一根譯碼輸出線雙譯碼：如P218圖5-2行譯碼器(又叫X譯碼器)和列譯碼器(又叫Y譯碼器)行列選擇線交叉處即為所選中的內(nèi)存單元，特點(diǎn)：譯碼輸出線較少。5.1半導(dǎo)體存儲(chǔ)器的分類(lèi)及特點(diǎn)單譯碼雙譯碼2023/5/2913第十三頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.1.4半導(dǎo)體存儲(chǔ)器的基本構(gòu)成單譯碼存儲(chǔ)器結(jié)構(gòu)存儲(chǔ)單元矩陣N×MX譯碼器X地址寄存器輸入/輸出緩沖器控制電路輸出讀/寫(xiě)選片M位M位M位5.1半導(dǎo)體存儲(chǔ)器的分類(lèi)及特點(diǎn)第十四頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.1.4半導(dǎo)體存儲(chǔ)器的基本構(gòu)成雙譯碼存儲(chǔ)器結(jié)構(gòu)存儲(chǔ)單元矩陣4096×MX譯碼器X地址寄存器輸入/輸出緩沖器Y譯碼器Y地址寄存器控制電路輸出讀/寫(xiě)選片M位M位M位行選擇線列選擇線5.1半導(dǎo)體存儲(chǔ)器的分類(lèi)及特點(diǎn)第十五頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.2隨機(jī)存取存儲(chǔ)器RAM5.2.1靜態(tài)存儲(chǔ)器SRAM每個(gè)基本存儲(chǔ)單元由6各MOS管組成，集成度不高不需要刷新電路6264SRAM28腳DIP封裝：A0～A12為13條地址信號(hào)線D0～D7為8條雙向數(shù)據(jù)線。

、CE2為兩條片選信號(hào)的引線。為輸出允許信號(hào)。是寫(xiě)允許信號(hào)。5.2隨機(jī)存取存儲(chǔ)器RAMCE1OEWEVcc2023/5/2916第十六頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.2.1靜態(tài)存儲(chǔ)器SRAM6264SRAM控制邏輯Din

寫(xiě)

×

010Dout

讀0110

高阻

輸出禁止111

0

高阻

低功耗××0×

高阻

低功耗×××1I/O信號(hào)

工作方式

OEWECE2

CE15.2隨機(jī)存取存儲(chǔ)器RAM2023/5/2917第十七頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.2.1靜態(tài)存儲(chǔ)器SRAM6264SRAM與CPU的連接8086CPUWRRD8位DBAB0-12其余AB譯碼6264WEOECE2

CE1Vcc5.2隨機(jī)存取存儲(chǔ)器RAM2023/5/2918第十八頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.2隨機(jī)存取存儲(chǔ)器RAM5.2.2動(dòng)態(tài)存儲(chǔ)器DRAM每個(gè)基本存儲(chǔ)單元由一個(gè)MOS管和一個(gè)電容組成，集成度高，功耗低需要外加刷新邏輯電路5.2隨機(jī)存取存儲(chǔ)器RAM第十九頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.2.2動(dòng)態(tài)存儲(chǔ)器DRAM6164DRAM（1）外部結(jié)構(gòu)16引腳封裝?A0~A7：地址信號(hào)的輸入引腳，用來(lái)分時(shí)接收CPU送來(lái)的8位行、列地址；

?：行地址選通信號(hào)輸入引腳，低電平有效，兼作芯片選擇信號(hào)。當(dāng)為低電平時(shí)，表明芯片當(dāng)前接收的是行地址；?：列地址選通信號(hào)輸入引腳，低電平有效，表明當(dāng)前正在接收的是列地址(此時(shí)應(yīng)保持為低電平)；?：寫(xiě)允許控制信號(hào)輸入引腳，當(dāng)其為低電平時(shí)，執(zhí)行寫(xiě)操作；否則，執(zhí)行讀操作。?DIN：數(shù)據(jù)輸入引腳；?DOUT：數(shù)據(jù)輸出引腳；?VDD：+5V電源引腳；?GND：地；?N/C：未用引腳。GND5.2隨機(jī)存取存儲(chǔ)器RAMRASCASWE第二十頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.2.2動(dòng)態(tài)存儲(chǔ)器DRAM6164DRAM

（2）內(nèi)部結(jié)構(gòu)?存儲(chǔ)體：64K×1，分成4個(gè)128×128存儲(chǔ)矩陣；?地址鎖存器：

6164DRAM采用雙譯碼方式，其16位地址信息要分兩次送入芯片內(nèi)部，在芯片內(nèi)部有一個(gè)能保存8位地址信息的地址鎖存器；?數(shù)據(jù)輸入緩沖器：用以暫存輸入的數(shù)據(jù)；?數(shù)據(jù)輸出緩沖器：用以暫存要輸出的數(shù)據(jù)；??I/O門(mén)電路：由行、列地址信號(hào)的最高位控制，譯碼后能從相應(yīng)的4個(gè)存儲(chǔ)矩陣中選擇一個(gè)進(jìn)行輸入／輸出操作；5.2隨機(jī)存取存儲(chǔ)器RAM第二十一頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.2.2動(dòng)態(tài)存儲(chǔ)器DRAM動(dòng)態(tài)存儲(chǔ)器DRAM6164DRAM（2）內(nèi)部結(jié)構(gòu)?行、列時(shí)鐘緩沖器：用以協(xié)調(diào)行、列地址的選通信號(hào)；?寫(xiě)允許時(shí)鐘緩沖器：用以控制芯片的數(shù)據(jù)傳送方向；?

128讀出放大器：與4個(gè)128×128存儲(chǔ)陣列相對(duì)應(yīng)，接收由行地址選通的4×128個(gè)存儲(chǔ)單元的信息，經(jīng)放大后，再寫(xiě)回原存儲(chǔ)單元，是實(shí)現(xiàn)刷新操作的重要部分；?1/128行、列譯碼器：分別用來(lái)接收7位的行、列地址，經(jīng)譯碼后，從128×128個(gè)存儲(chǔ)單元中選擇一個(gè)確定的存儲(chǔ)單元，以便對(duì)其進(jìn)行讀/寫(xiě)操作。

5.2隨機(jī)存取存儲(chǔ)器RAM第二十二頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.3只讀存儲(chǔ)器ROM固定掩膜編程ROM制造時(shí)以掩膜確定固定信息可編程PROM出廠時(shí)全為0，用戶編程，熔絲熔斷為1，否則為0可擦除可編程EPROM可擦除信息，進(jìn)行重新編程紫外光擦除可編程EPROM電擦除可編程EEPROM5.3只讀存儲(chǔ)器ROM第二十三頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.3.1紫外光擦除可編程2732EPROM紫外光擦除可編程2732EPROMA1A2A3A4A5A6A7O1O2O0A0GNDVCCA8A9A11OE/VPPA10CEO7O6O5O4O3123456789101112131415161718192021222324VCCGNDVPPCE輸出允許片選

和編程邏輯譯碼yx譯碼輸出緩沖.........

選通y32KBit存儲(chǔ)矩陣地址輸入~

數(shù)據(jù)輸出O0O7~A0A11OE/VPP5.3只讀存儲(chǔ)器ROM第二十四頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.3.1紫外光擦除可編程2732EPROM引腳功能地址線A0-A11：12條，可尋址4K個(gè)存儲(chǔ)單元數(shù)據(jù)線O0-O7：8條。每個(gè)存儲(chǔ)單元存8位二進(jìn)制信息控制線：片選控制線：讀控制線，該引腳在編程時(shí)提供編程電壓輸入電源線VCC：芯片工作電壓（+5V）GND：地線VPP：與共用，編程電壓（+12.5V或+25V）CEOE5.3只讀存儲(chǔ)器ROMOE第二十五頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.3.1紫外光擦除可編程2732EPROM2732EPROM的工作方式功能CEOE/VPPA9VCC輸出讀VILVIL×+5VDOUT輸出禁止VILVIH×+5V高阻待機(jī)VIH××+5V高阻編程VILVPP×+5VDIN編程禁止VIHVPP×+5V高阻讀標(biāo)識(shí)碼VILVILVH+5V標(biāo)識(shí)碼5.3只讀存儲(chǔ)器ROM（1）進(jìn)入編程方式。（2）編程地址送地址引腳，數(shù)據(jù)引腳輸入8位編程數(shù)據(jù)，（3）地址和數(shù)據(jù)穩(wěn)定后，CE端加1個(gè)低有效的50ms~55ms編程脈沖（直流信號(hào)不起作用），寫(xiě)入1個(gè)單元。（4）然后可換地址、數(shù)據(jù)寫(xiě)第2個(gè)單元。從數(shù)據(jù)線上讀出制造廠和器件類(lèi)型的編碼。2023/5/2926第二十六頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.3.2電擦除可編程EEPROM電擦除可編程EEPROM并行接口芯片特點(diǎn)：容量大，速度快，功耗大，價(jià)格貴EEPROM28C64串行接口芯片特點(diǎn)：容量小，速度慢，功耗小，價(jià)格低；

8引腳DIP封裝，易于升級(jí)EEPROM24C645.3只讀存儲(chǔ)器ROM第二十七頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.4主存儲(chǔ)器系統(tǒng)設(shè)計(jì)5.4.1存儲(chǔ)器芯片的選擇選擇依據(jù)：實(shí)際需要：用途、成本、維護(hù)選擇考慮芯片方面ROM與RAM的選擇容量速度功耗5.4主存儲(chǔ)器系統(tǒng)設(shè)計(jì)第二十八頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.4.2存儲(chǔ)器的地址分配地址分配原則：根據(jù)選擇芯片以及實(shí)際需要分配地址PC/XT的地址分配（P230圖5-15）執(zhí)行起始地址存放BIOS的ROM地址：0FE000H～0FFFFFH中斷向量地址：00000H~003FFH顯示緩存RAM地址：0A0000H~0BFFFFH用戶程序RAM地址：04000H~9FFFFH5.4主存儲(chǔ)器系統(tǒng)設(shè)計(jì)第二十九頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.4.3存儲(chǔ)器芯片與CPU的連接存儲(chǔ)器芯片與CPU的連接總線連接地址總線數(shù)據(jù)總線控制總線總線負(fù)載能力設(shè)計(jì)CPU芯片時(shí)，一般考慮其輸出線的直流負(fù)載能力為帶一個(gè)TTL負(fù)載。現(xiàn)在的存儲(chǔ)器一般都為MOS電路，直流負(fù)載很小，主要的負(fù)載是電容負(fù)載在小型系統(tǒng)中，CPU可以直接與存儲(chǔ)器相連較大的系統(tǒng)中，若CPU的負(fù)載能力不能滿足要求，可以由緩沖器的輸出再帶負(fù)載。存儲(chǔ)器芯片與CPU的速度匹配5.4主存儲(chǔ)器系統(tǒng)設(shè)計(jì)第三十頁(yè)，共四十四頁(yè)，編輯于2023年，星期六二、存儲(chǔ)器連接常用接口電路1、總線緩沖器緩沖器主要用于CPU總線的緩沖，以增加總線驅(qū)動(dòng)負(fù)載的能力。2、地址鎖存器常用的地址鎖存器有帶三態(tài)緩沖輸出的74LS373，如圖P115OE：為輸出使能端。低電平時(shí)，鎖存器輸出；高電平時(shí)，輸出呈高阻態(tài)。G：選通脈沖輸入端。選通脈沖有效時(shí)，數(shù)據(jù)輸入D0~D7被鎖存。第三十一頁(yè)，共四十四頁(yè)，編輯于2023年，星期六3、地址譯碼器

常用的譯碼芯片有：74LS139（雙2－4譯碼器）和74LS138（3－8譯碼器）等。第三十二頁(yè)，共四十四頁(yè)，編輯于2023年，星期六輸入輸出允許選擇G1G2

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11111110第三十三頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.4.4存儲(chǔ)器的尋址方法存儲(chǔ)器的尋址方法尋址方式：片選：選擇存儲(chǔ)器芯片字選：選擇存儲(chǔ)器芯片片內(nèi)的存儲(chǔ)單元CPU地址線尋址連接片內(nèi)地址線：低位地址線，實(shí)現(xiàn)字選片選地址線：高位地址線，實(shí)現(xiàn)片選片選的實(shí)現(xiàn)線選法譯碼法部分譯碼法全譯碼法5.4主存儲(chǔ)器系統(tǒng)設(shè)計(jì)第三十四頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.4.4存儲(chǔ)器的尋址方法線選法連線方法：用除片內(nèi)地址線外的高位地址線中的任一根做為片選信號(hào)，直接接各存儲(chǔ)器的片選端來(lái)區(qū)別各芯片的地址。特點(diǎn)：線選法簡(jiǎn)單有地址重疊區(qū)：2（19~17）=23多芯片時(shí)：地址有可能不連續(xù)軟件上必須保證這些片選線每次尋址時(shí)只能有一位有效，決不允許多于一位同時(shí)有效。令未用到的高位地址全為0，則稱(chēng)為基本存貯器地址。5.4主存儲(chǔ)器系統(tǒng)設(shè)計(jì)第三十五頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.4.4存儲(chǔ)器的尋址方法5.4主存儲(chǔ)器系統(tǒng)設(shè)計(jì)1KBROM1KBRAM1KBRAMCPUCECECED0-D7D0-D7D0-D7D0-D7A0-A9A10A11A12A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0×××1100000000000×××1101111111111芯片1的基本存儲(chǔ)地址為：1800H-1BFFH1100芯片2的基本存儲(chǔ)地址為：1400H-17FFH1100芯片3的基本存儲(chǔ)地址為：0C00H-0FFFH線選法第三十六頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.4.4存儲(chǔ)器的尋址方法部分譯碼法連線方法除片內(nèi)尋址外的高位地址的一部分來(lái)譯碼產(chǎn)生片選信號(hào)。特點(diǎn)簡(jiǎn)單地址重疊，圖中每個(gè)地址有2（19~15）=25個(gè)重疊地址。地址有可能不連續(xù)：P232例5-2不連續(xù)的原因：沒(méi)有使用片內(nèi)尋址線相鄰的高位地址線5.4主存儲(chǔ)器系統(tǒng)設(shè)計(jì)第三十七頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.4.4存儲(chǔ)器的尋址方法A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0×××××00000000000×××××011111111115.4主存儲(chǔ)器系統(tǒng)設(shè)計(jì)A10為0，芯片1有效，基本存儲(chǔ)地址為：0000H-03FFH部分譯碼法1KBROM1KBRAMCPUCECED0-D7D0-D7D0-D7A0-A9A10A11A12譯碼器A11A10×1×1A10為1，芯片2有效，基本存儲(chǔ)地址為：0400H-07FFHA11A100×0×A11A101×1×A10為片選信號(hào)A11為片選信號(hào)A11為0，芯片1有效，基本存儲(chǔ)地址為：0000H-03FFHA11為1，芯片2有效，基本存儲(chǔ)地址為：0800H-0BFFH地址連續(xù)地址不連續(xù)第三十八頁(yè)，共四十四頁(yè)，編輯于2023年，星期六5.4.4存儲(chǔ)器的尋址方法全譯碼法連線方法片內(nèi)尋址未用的全部高位地址線都參加譯碼，譯碼輸出作為片選信號(hào)，使得每個(gè)存貯器單元地址唯一。優(yōu)點(diǎn)：地址唯一地址連續(xù)便于擴(kuò)展5.4主存儲(chǔ)器系統(tǒng)設(shè)計(jì)第三十九頁(yè)，