第四章MOS邏輯集成電路6

MOS存儲器存儲器的分類和總體結構DRAMSRAM只讀存儲器ROM非易失性存儲器當前第1頁\共有61頁\編于星期六\17點6/11/2023存儲器分類存放數(shù)據(jù)和程序的部件MOS工藝主流主要指標：存儲量和工作速度揮發(fā)性（Volatile）RAMDRAM（內存）用電容存儲信息SRAM：靜態(tài)存儲方式，雙穩(wěn)態(tài)電路不揮發(fā)性（Nonvolatile）ROMMaskROMPROMEPROMEEPROMFlash（閃存）集成度高當前第2頁\共有61頁\編于星期六\17點6/11/2023當前第3頁\共有61頁\編于星期六\17點6/11/2023隨機存取存儲器RAMRandomAccessMemory可以進行寫入和讀出的半導體存儲器數(shù)據(jù)在斷電后消失，具有揮發(fā)性只讀存儲器ROMReadOnlyMemory專供讀出用的存儲器，一般不具備寫入，或只能特殊條件下寫入。數(shù)據(jù)在斷電后仍保持，具有非揮發(fā)性。當前第4頁\共有61頁\編于星期六\17點6/11/2023L1CacheL2/L3CacheMainMemoryHardDiskDriveCPU現(xiàn)代計算機系統(tǒng)的存儲器體系結構DRAML3，MainMemorySRAMCache(L1,L2)當前第5頁\共有61頁\編于星期六\17點6/11/2023存儲器集成電路可讀寫存儲器RWM非易失讀寫存儲器NVRWM只讀存儲器ROM隨機存取非隨機存取

當前第6頁\共有61頁\編于星期六\17點6/11/2023總體結構單元陳列—存儲信息譯碼器—選擇單元地址緩沖器—輸入緩沖，產生正、反碼；提高足夠大的驅動電流（扇出很大）靈敏放大器—放大位線傳出的信號數(shù)據(jù)I/O緩沖器控制電路—用少量幾個外部控制信號產生一系列內部控制信號容量=行數(shù)×列數(shù)地址緩沖控制緩沖單元陣列單元陣列行譯碼器列譯碼器靈敏放大器（S/A）I/ODATA外圍電路當前第7頁\共有61頁\編于星期六\17點6/11/2023存儲器的總體結構當前第8頁\共有61頁\編于星期六\17點6/11/2023當前第9頁\共有61頁\編于星期六\17點6/11/2023存儲器的時序RWM的時序當前第10頁\共有61頁\編于星期六\17點6/11/2023MOS存儲器存儲器的分類和總體結構DRAMSRAM只讀存儲器ROM非易失性存儲器當前第11頁\共有61頁\編于星期六\17點6/11/2023DRAM的結構ITICDRAM的工作原理ITICDRAM的設計DRAM的總體結構DRAM的外圍電路當前第12頁\共有61頁\編于星期六\17點6/11/2023DRAM的結構當前第13頁\共有61頁\編于星期六\17點6/11/2023ITICDRAM的結構存儲電容的上極板poly接VDD，保證硅中形成反型層存儲電容下極板上電位的不同決定了存儲信息，0，1當前第14頁\共有61頁\編于星期六\17點6/11/2023DRAM動態(tài)隨機存取存儲器由于存儲在電容中的電荷會泄露，需要刷新。當前第15頁\共有61頁\編于星期六\17點6/11/2023ITICDRAM的工作原理x存儲電容Cs＝A（COX＋Cj）寫信息（字線）WL為高，M1導通，BL（位線）對電容充放電，寫1時有閾值損失存信息：WL為低，M1關斷，信號存在Cs上。由于pn結有泄漏，所存信息不能長期穩(wěn)定保存，一般要求保持時間內，所存高電平下降不小于20％，否則刷新讀信息：WL為高，M1導通，所存電荷在Cs和位線上再分配，讀出信號微弱，而且是‘破壞性’的。當前第16頁\共有61頁\編于星期六\17點6/11/2023刷新操作漏電流：1納安；存儲電容：500fF求高電平變化1伏時的時間？當前第17頁\共有61頁\編于星期六\17點6/11/2023工作原理續(xù)（圖4-47）MOS管柵電容上的電荷來存儲信息單管單元結構成為標準的DRAM單元電路形式動態(tài)單管存儲器：1T1C單元MOS管T做為門控制管，控制數(shù)據(jù)進出電容Cs作為存儲信息柵接讀/寫選擇線（字線）源和漏分別接數(shù)據(jù)線（位線）和存儲電容寫入過程字線輸入高電平寫“1”：既是位線接高電平，所以T工作在飽和區(qū)=上升沿時間寫“0”：既是位線接低電平，放電過程，T工作在線性區(qū)=下降沿時間保持過程字線輸入低電平漏電流造成高電平下降；“0”：穩(wěn)態(tài)存儲、“1”：不穩(wěn)定狀態(tài)讀出過程位線寄生電容的影響：導致存儲電容上電荷的再分配讀出信號微弱：根據(jù)電荷量相等，得輸出電壓VR的值為公式（4-25）缺點讀出數(shù)據(jù)將破壞原來的存儲信息讀出信號微弱字線位線存儲電容電路圖當前第18頁\共有61頁\編于星期六\17點6/11/2023ITICDRAM讀信息時的電荷分配Cs存“1”時M1未開啟時Cs上存的電荷為Qs1＝CsVs1BL被預充到VR，其上的電荷為QB1＝CBLVRM1導通后，Cs與CBL間電荷再分配，但總電荷不變結果BL上的電位為VB1同理，Cs存“0”時BL上的電位VB0讀出電路必須分辯的電位差對于大容量DRAM，CBL遠大于Cs，一般十幾倍，因此DRAM的讀出信號VB很微弱，需要使用靈敏放大器（SA）問題：1、電荷再分配破壞了Cs原先存的信息2、讀出信號非常微弱T<1電荷傳輸效率當前第19頁\共有61頁\編于星期六\17點6/11/2023ITICDRAM的設計存儲單元設計目標高密度，提高存儲容量，減小單元面積提高性能，盡量增大T，以降低讀出電路的要求減小單元面積減小Cs，下限由讀出電路最小可分辯的電壓Vsense決定提高性能增大T減小CBL，增加Cs例由Vsense估算Cs的下限通常Vsense為百毫伏存儲電容Cs＝A（COX＋Cj）不可能簡單地通過增大面積A提高性能，只能改變Cs結構－A提高CoxCs結構：槽型(Trench)結構疊層(Stack)結構當前第20頁\共有61頁\編于星期六\17點6/11/2023考題如下圖所示電路：1T1CDRAM單元電路。設VDD=5V，VTH=1V。求在寫入時VWL=？若寫入“1”電平，則VBL=？在完成“1”寫入后，CS上的電壓VS=？為什么？若CS=30fF，位線寄生電容CB=0.6PF，由于電荷分享，位線放大器得到的輸入信號Vsense為何值？字線WL位線BL存儲電容電路圖NMOSCSCB當前第21頁\共有61頁\編于星期六\17點6/11/2023槽型(Trench)結構先做電容，后形成器件、電路當前第22頁\共有61頁\編于星期六\17點6/11/2023先做器件，后形成電容，沒有pn結電容泄漏減少疊層(Stack)結構當前第23頁\共有61頁\編于星期六\17點6/11/2023當前第24頁\共有61頁\編于星期六\17點6/11/2023當前第25頁\共有61頁\編于星期六\17點6/11/2023總體結構行Row（字線WL）、列column（位線BL）的地址線公用，分時送入。減少封裝管腳數(shù)地址緩沖器行、列譯碼器SA存儲單元數(shù)據(jù)輸入、輸出緩沖器時鐘及控制電路當前第26頁\共有61頁\編于星期六\17點6/11/2023DRAM單元設計密度優(yōu)值面積小、工藝簡單性能優(yōu)值CS/CB大設計改進把平板電容改為立體電容新材料：采用高介電常數(shù)介質立體電容和立體晶體管當前第27頁\共有61頁\編于星期六\17點6/11/2023MOS存儲器存儲器的分類和總體結構DRAMSRAM只讀存儲器ROM非易失性存儲器當前第28頁\共有61頁\編于星期六\17點6/11/2023SRAM的結構當前第29頁\共有61頁\編于星期六\17點6/11/2023電路圖當前第30頁\共有61頁\編于星期六\17點6/11/2023工作原理靜態(tài)存儲方式（以雙穩(wěn)態(tài)電路作為存儲單元）如圖，共有六個管子組成保持狀態(tài)時，字線WL為低電平，M5和M6都截止若單元原來存“0”，則V1=0、V2=VOH=VDD。M1導通、M2截止，維持V1=0若單元原來存“1”，則V1=1、V2=VOL=0。M3導通、M4截止，維持V1=1讀操作時，選中單位的字線WL為高電平，M5和M6都導通，把單元的存儲節(jié)點輸出若單元原來存“0”，則M1和M5管導通，形成反向電位差若單元原來存“1”，則M2和M6管導通，形成正向電位差寫操作時，選中單位的字線WL為高電平若寫“1”，VBL=VOH、VBL=VOL，形成V1=1、V2=0若寫“0”，VBL=VOL、VBL=VOH，形成V1=0、V2=1當前第31頁\共有61頁\編于星期六\17點6/11/2023SRAM讀操作讀操作時，選中單元WL為高，M5，M6導通。位線BL，!BL預充到高電平。若讀1，BL保持VDD，!BL通過導通的M1、M5放電，使!BL上的電位下降。若讀0，！BL保持VDD，BL通過導通的M3、M6放電，使BL上的電位下降。SRAM讀1在兩側位線上形成電位差讀‘1’>0讀‘0’<0為提高速度并不等一側位線下降為低電平，而是只要位線間建立一定的信號差就送讀出放大器，放大輸出。需要靈敏放大器，不用再生當前第32頁\共有61頁\編于星期六\17點6/11/2023SRAM寫操作寫操作時，選中單元WL為高，M5，M6導通。位線BL，!BL準備好待寫入的信號。寫1，BL＝1＝VDD，寫0，BL＝0。BL、!BL通過M6、M5對Q、!Q強迫充放電，與單元內原先存儲的狀態(tài)無關。寫操作結束后，雙穩(wěn)單元將信息保存。SRAM寫0當前第33頁\共有61頁\編于星期六\17點6/11/2023SRAM靜態(tài)隨機存取存儲器工作原理不需要刷新。當前第34頁\共有61頁\編于星期六\17點6/11/2023電路設計問題保持狀態(tài)的穩(wěn)定性反相器單元的轉折電壓工作速度重要的設計參數(shù)當前第35頁\共有61頁\編于星期六\17點6/11/2023VDDGNDQQWLBLBLM1M3M4M2M5M66TSRAM當前第36頁\共有61頁\編于星期六\17點6/11/2023電流鏡負載CMOS差分放大器v1v2作用提高讀出速度。放大微小的電壓差。差分輸入信號Vin＝v1－v2，放大后產生的差分輸出電流為iout＝i1－i2i1i2IsVout＝RLiout是M1，M2的導電因子要求：M4，M5完全對稱。M1,M2完全對稱為了在提高靈敏度的同時，又能抗干擾，有時采用二級放大當前第37頁\共有61頁\編于星期六\17點6/11/2023SRAM及其外圍電路位線負載晶體管列選擇靈敏放大器（列公用）數(shù)據(jù)讀寫電路當前第38頁\共有61頁\編于星期六\17點6/11/2023SRAM中的地址探測技術提高速度、節(jié)省功耗利用地址變化探測電路，一旦地址變化，產生ATD信號，并用ATD觸發(fā)其它時鐘及控制信號開始讀/寫操作。使SRAM工作于異步模式，按需操作，不必受同步時鐘的控制。ATD為正脈沖時，SRAM開始工作當前第39頁\共有61頁\編于星期六\17點6/11/2023MOS存儲器存儲器的分類和總體結構DRAMSRAM只讀存儲器ROM非易失性存儲器當前第40頁\共有61頁\編于星期六\17點6/11/2023ROM陣列例1高電平有效的行譯碼器多輸入的或非門例2采用類NMOS結構由物理設計來完成當前第41頁\共有61頁\編于星期六\17點6/11/2023結構與原理只讀存儲器（ROM)分為掩膜式編程式可擦寫式掩膜和編程式ROM的結構當前第42頁\共有61頁\編于星期六\17點6/11/2023NORROM選中的行Ri為高電平，其余維持低無nMOS的存“1”有nMOS的存“0”當前第43頁\共有61頁\編于星期六\17點6/11/2023ROM的編程方式離子注入掩膜版編程通過離子注入產生增強和耗盡型MOSFET，用這兩種晶體管表示所存的信息。有源區(qū)掩膜版編程通過有源區(qū)是否跨越多晶硅行線區(qū)分是否形成MOSFET。引線孔掩膜版編程通過MOSFET的漏是否有接地的引線孔，來區(qū)分所存的信息。當前第44頁\共有61頁\編于星期六\17點6/11/2023當前第45頁\共有61頁\編于星期六\17點6/11/2023當前第46頁\共有61頁\編于星期六\17點6/11/2023ROM及其外圍電路當前第47頁\共有61頁\編于星期六\17點6/11/2023MOS存儲器存儲器的分類和總體結構DRAMSRAM只讀存儲器ROM非易失性存儲器當前第48頁\共有61頁\編于星期六\17點6/11/2023非易失存儲器NVM作為可編程、可擦除的ROM，需要滿足的基本條件：編程時間短（<<1秒）、編程信息保存時間長（大于10年）當前第49頁\共有61頁\編于星期六\17點6/11/2023浮柵存儲器的結構示意圖結構和信息存儲原理利用浮柵上是否存在電荷來表示“0”和“1”利用溝道閾值電壓不同區(qū)分信息“0”和“1”CONTROLGATEFLOATINGGATEDRAINSOURCE電可擦寫的ROM熱電子效應隧道擊穿當前第50頁\共有61頁\編于星期六\17點6/11/2023浮柵存儲器單元未編程時所有單元存儲信息“1”存儲信息的編程（寫“0”）：向浮柵中注入電子存儲信息的擦除：從浮柵中排出電子注入電子編程的時間要很短注入到浮柵中的電子在不擦除時能夠長時間停留（大于十年）因此對浮柵的的電子注入和擦除過程具有不對稱特性由于對可編程、可擦除的ROM，要求：當前第51頁\共有61頁\編于星期六\17點6/11/2023IMEPKU熱電子注入隧穿注入當前第52頁\共有61頁\編于星期六\17點6/11/2023Floating-gateAvalanche-injectionMOS浮柵雪崩注入MOSEPROM可以逐位寫當前第53頁\共有61頁\編于星期六\17點6/11/2023浮柵雪崩注入MOS浮柵上存負電荷的pMOS閾值低，足夠多將導通，表示存1，否則存0擦除時用光，擦1。寫入時需要很高的電壓。當前第54頁\共有61頁\編于星期六\17點6/11/2023浮柵隧道氧化層MOSFloating-GateTunnelOxide(FLOTOX)EEPROM浮柵上沒有電荷時對應的閾值電壓為Vtn0，示存0浮柵上有電荷時對應的閾值電壓為Vtn1，示存1Vtn1=Vtn0－QF/CFVtn1>Vtn0讀操作時，WL上的偏壓VR滿足Vtn1>VR>Vtn0當前第55頁\共有61頁\編于星期六\17點6/11/2023Floating-GateTunnelOxide(FLOTOX)擦寫時WL接高電平，BL接低電平，其它字線接低電平，位線接高電平。低高高高高當前第56頁\共有61頁\編于星期六\17點6/11/2023閃存結構與EEPROM相同，是單管結構，編程和擦除是以模塊形式進行當前第57頁\共有61頁\編于星期六\17點6/11/2023FlashEEPROM存儲器編程方式與EPROM相同，采用熱電子注入擦除方式采用FN隧穿機制浮柵氧化層厚度約10nmT型單元FlashEEPROM結構當前第58頁\共有61頁\編于星期六\17點6/11/2023DINOR（分割位線的或非結構）

寫（編程）將選中單元的閾值電壓Vth設置為低，擦除操作把所選扇區(qū)的單元管的閾值電壓Vth設置為高