數(shù)字電子電路討論

數(shù)字電子電路討論第一頁，共十九頁，編輯于2023年，星期三4.3.4加法器一、定義二、分類三、加法器實例介紹四、加法器應(yīng)用一、定義：實現(xiàn)二進制數(shù)加法運算的器件稱為加法器。二、分類：半加器（一位半加器）全加器（一位全加器、多位全加器）第二頁，共十九頁，編輯于2023年，星期三1、一位半加器對兩個1位二進制數(shù)進行相加（不考慮來自低位的進位）而求得和及進位的邏輯電路稱為半加器。加數(shù)本位的和三、加法器實例介紹輸入輸出ABSCO0000011010101101向高位的進位第三頁，共十九頁，編輯于2023年，星期三2、一位全加器對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。

輸入輸出ABCISCO0000000110010100110110010101011100111111第四頁，共十九頁，編輯于2023年，星期三實現(xiàn)多位二進制數(shù)相加的電路稱為多位加法器。

⑴串行進位加法器3、多位加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。特點：進位信號是由低位向高位逐級傳遞的，速度慢。第五頁，共十九頁，編輯于2023年，星期三⑵超前進位加法器目的：提高運算速度。措施：減小或消除由于進位信號逐級傳遞所耗費的時間。具體實現(xiàn)辦法：通過邏輯電路事先算出每一位全加器的進位輸入信號，而無需再從低位開始向高位逐位傳遞進位信號了。（詳細分析見課本P194~P196頁）四位超前進位加法器實例介紹第六頁，共十九頁，編輯于2023年，星期三四、應(yīng)用：用加法器實現(xiàn)邏輯函數(shù)

1、若能化成輸入變量與常量相加，則可用加法器實現(xiàn)；

例1、設(shè)計一個代碼轉(zhuǎn)換電路，將BCD代碼的8421碼轉(zhuǎn)成余3碼。真值表電路連接圖：A3A2A1A0B3B2B1B0S3S2S1S0ABCD0011COCI第七頁，共十九頁，編輯于2023年，星期三2、邏輯函數(shù)能化成輸入變量與另一組輸入變量相加，也可用加法器實現(xiàn)。

例2、設(shè)計一電路，輸入為8421BCD碼，要求：當輸入小于5時，輸出為輸入數(shù)加2；當輸入大于等于5時，輸出為輸入數(shù)加4。用4位加法器及基本邏輯門實現(xiàn)。思路（1）將輸出表示為輸入變量與另一組變量之間的加法運算；（2）將輸入變量接到加法器的一組輸入端，第二組變量用輸入變量的函數(shù)關(guān)系來表示，即可實現(xiàn)。第八頁，共十九頁，編輯于2023年，星期三解：根據(jù)題意得真值表為：第九頁，共十九頁，編輯于2023年，星期三卡諾圖化簡：

ABCB2=A+BD+BCBD令A(yù)3A2A1A0=ABCD，B3B2B1B0如上所示，CI=0，畫出實現(xiàn)電路即可。第十頁，共十九頁，編輯于2023年，星期三電路連接圖：B2=A+BD+BC第十一頁，共十九頁，編輯于2023年，星期三3、實現(xiàn)減法可用加法器實現(xiàn)

1位二進制減法電路實現(xiàn)圖為：思考：若A，B均為四位二進制數(shù)，應(yīng)如何連線？如何實現(xiàn)？?A-B=A+(B)COMP-2nA-B=A+(B)INV+1-2n第十二頁，共十九頁，編輯于2023年，星期三

對兩個1位二進制數(shù)進行相加（不考慮低位來的進位）而求得和及進位的邏輯電路稱為半加器。

對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)的相加，求得和及進位的邏輯電路稱為全加器。實現(xiàn)多位二進制數(shù)相加的電路稱為多位加法器。按照進位方式的不同，加法器分為串行進位加法器和超前進位加法器兩種。

加法器除用來實現(xiàn)兩個二進制數(shù)相加外，還可用來設(shè)計代碼轉(zhuǎn)換電路、二進制減法器和十進制加法器等。加法器小結(jié)小結(jié)

半加器、全加器的概念；加法器的應(yīng)用。作業(yè)：4.26第十三頁，共十九頁，編輯于2023年，星期三第三章復(fù)習(xí)

第一大重點：基本概念1、邏輯電路分類：①組合邏輯電路②時序邏輯電路2、組合邏輯電路的特點：①動作特點：每一時刻的輸出僅取決于該時刻的輸入，與電路原來的狀態(tài)無關(guān)；②電路結(jié)構(gòu)特點：不包含記憶單元（或存儲單元。）

第二大重點：組合邏輯電路的分析步驟：根據(jù)電路→寫出輸出表達式→化簡（為使寫真值表簡單）→寫出真值表→說明功能。第十四頁，共十九頁，編輯于2023年，星期三

第三大重點：組合邏輯電路的設(shè)計設(shè)計：已知實際邏輯問題→求實現(xiàn)該邏輯功能的最簡邏輯電路步驟：實際邏輯問題→邏輯抽象→邏輯真值表→邏輯函數(shù)式→根據(jù)要求選定所用器件：1、若選用SSI，化簡函數(shù)→變換函數(shù)→畫出實現(xiàn)電路；2、若選用MSI，變換函數(shù)→畫出實現(xiàn)電路。邏輯抽象任務(wù):1、分析事件的因果關(guān)系，確定輸入變量和輸出變量；2、定義邏輯狀態(tài)的含義：用0或1表示輸入和輸出的不同狀態(tài)；3、根據(jù)給定的因果關(guān)系列出邏輯真值表。第十五頁，共十九頁，編輯于2023年，星期三

第四大重點：重要中規(guī)模器件及應(yīng)用

譯碼器分二進制譯碼器、十進制譯碼器及字符顯示譯碼器，注意字符顯示譯碼器與字符顯示器的正確連接。二進制譯碼器能產(chǎn)生輸入變量的全部最小項（或最小項的反函數(shù)），而任一組合邏輯函數(shù)總能表示成最小項之和的形式，所以，由n位二進制譯碼器加上合適的門電路即可實現(xiàn)任何形式輸入變量數(shù)不大于n的組合邏輯函數(shù)。

一、譯碼器第十六頁，共十九頁，編輯于2023年，星期三

數(shù)據(jù)選擇器能夠從多路數(shù)字信息中任意選出所需要的一路信息作為輸出，至于選擇哪一路數(shù)據(jù)輸出，則完全由地址代碼組合決定。

數(shù)據(jù)選擇器具有標準與或表達式的形式，提供了地址變量的全部最小項，并且一般情況下，Di可以當作一個變量處理。例，八選一數(shù)據(jù)選擇器的表達式為：

用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器→確定地址變量→對比要實現(xiàn)函數(shù)與數(shù)據(jù)選擇器輸出的表達式，求Di→畫連線圖。

二、數(shù)據(jù)選擇器第十七頁，共十九頁，編輯于2023年，星期三三、加法器1、若輸出能化成輸入變量與常量相加，則可用加法器實現(xiàn)；

對兩個1位二進制數(shù)進行相加（不考慮低位來的進位）而求得和及進位的邏輯電路稱為半加器。

對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)的相加，求得和及進位的邏輯電路稱為全加器。

加法器除用來實現(xiàn)兩個二進制數(shù)相加外，還可用來設(shè)計代碼轉(zhuǎn)換電路、二進制減法器和十進制加法器等。2、若輸出能化成輸入變量與另一組變量相加，也可用加法器實現(xiàn)；

3、二進制減法運算也可用加法器實現(xiàn)，注意進位端轉(zhuǎn)換為借位端的方法。

第十八頁，共十九頁，編輯于2023年，星期三第二次小測驗試題一、用8選1數(shù)據(jù)選擇器74HC151(參見題4.19）實現(xiàn)邏輯函數(shù)：二、設(shè)計一個組