DDR3布局布線規(guī)則與實例

#/25高速信號布線建議在高速信號的布線中要特別注意信號總線的相對延遲和阻抗控制等問題，這些都能保證信號的時序和減小信號的畸變。幾點建議如下所示。高速信號線應避免跨越平面層的分割溝壕，保證走線下的平面層是完整的。避免過孔等隔斷平面層。晶振、重要元器件、關鍵走線最好參考到地平面。Clock和Strobe布線時不要隨意換層，且與其他信號線的間距應大于該信號線相對于參考層的2.5倍，以減少串擾。注意數(shù)據(jù)線、地址線、時鐘線等信號線的相對延遲，一般時鐘線會略長于其他走線，以保證在時鐘信號到來時數(shù)據(jù)信號或地址信號必須準備妥當。地平面設計建議一個好的地平面設計是保證地平面的完整性，這個平面的完整性是保證信號回流的連續(xù)性和信號回流的簡短性。具體設計請參看圖19/20（不合理設計），圖21/22（合理設計）。Partialstgna:traceswithautreferenteGMD20平面層不合理設計2increasrngspacebetweenviasimproveffowGNDlayer21平面層合理設計1

圖22平面層不合理設計圖22平面層不合理設計2ExampleshowingssignaltracewithacorrectGNDrefefence.DDRPOWER布線建議VREF布線建議羅列如下：去耦電容到目標引腳的走線保證30mil（含30mil）以上。VREF網(wǎng)絡與其他網(wǎng)絡的的距離應保證25mil以上。如果有條件進行包地處理。盡量多的應用去耦電容，例如0.22UF,并且盡量靠近CPU或DDR的VREF引腳。VREF源端放置一個1.0uF電容，CPU和DDR間折中放置一個1.0uF電容。VTT（DDR_VTT）布線建議羅列如下，圖23/24/25是VTT原理圖：在總線末端放置終端電阻，在電阻末端布VTT電源線。VTT走線（最好用局部電源銅皮）要做夠?qū)挘ＷC載流能力。VTT電源芯片盡量靠近終端電阻，減小回路消耗。每四個信號間方式1個或2個0.1uF去耦電容，減小對VTT的干擾。VTT電源走線（或銅皮）處應放置10~22uF的大電容，且保證2個以上。DDR_VTT口RAMAI14：O]，口RAMA04y、/R的_fl.、DRAMA14了jJcRGSSI、DRAMA2、二口ER、口RAMA31w<^R62i_h、DRAM_A4、二3曲F、口RAMAS、二八R2：34DRAM再6一二人口之7且、DRAM_A7、二旦之日1DRAMA&4咚二.二目必、DRAM_A9/乙d一8、二八RM4■FDRAMA104了d/<>R626_*to、DRAMA1t耳了d/、二-RN36■F、口RAMA12一二八目6g5——L、DRAM_A1347、二八R235—f4,DRAMA14AF一47^*二.目之毀ZJ"|0.1UFZL9420JaiuFC4210.1UFC153|O1UFZL9152叵1UF23DDR_VTT終端電阻及去耦電容原理圖1DDRVTTDRM4_SDHA0474人*R681__.C155TOC\o"1-5"\h\zDRAM二SDBA1_I0一M5口日A247”^^623—T|OJUF口RAM_RAS_B用公I=DRAM8S_B47j^^R§801C450'DRAM"WE￡47j?C<>R2Q6~^—D