高二物理競賽課件電路三態(tài)緩沖器ThreeStateBuffers

電路三態(tài)緩沖器Three-StateBuffers電路三態(tài)緩沖器Three-StateBuffers

三態(tài)是指器件的輸出有三種狀態(tài)：即邏輯0

（L電平）、邏輯1

（H電平）和高阻抗?fàn)顟B(tài)（或懸浮態(tài)）。最基本的三態(tài)器件是三態(tài)緩沖器，又稱為三態(tài)門或三態(tài)驅(qū)動器。三態(tài)緩沖器可使多個源數(shù)據(jù)分時共享一根公用線，為了避免多個源數(shù)據(jù)同時驅(qū)動共享線，則不能在使能一個源數(shù)據(jù)的同時使能另一個源數(shù)據(jù)。優(yōu)先權(quán)編碼器的級聯(lián)若需要輸入端n>8的編碼器，則可用多片74LS148級聯(lián)起來。如用4片74LS148級聯(lián)成的32-5優(yōu)先權(quán)編碼器

RA2=G3A2+G2A2+G1A2+G0A2片內(nèi)編碼

RA1=G3A1+G2A1+G1A1+G0A1A2A1A0

RA0=G3A0+G2A0+G1A0+G0A0

構(gòu)成

RA4=G3GS

+G2GS片間GSRA3=G3GS

+G1GS編碼構(gòu)成優(yōu)先權(quán)編碼器應(yīng)用舉例在多處理器系統(tǒng)中，需對各處理器爭用總線作出仲裁。為提高仲裁速度，通常采用并行優(yōu)先權(quán)仲裁方式。在爭用總線的各處理器進行優(yōu)先權(quán)分配后，通過優(yōu)先權(quán)編碼器和譯碼器進行裁決。邏輯電路圖參見書P128圖。三態(tài)緩沖器邏輯符號矩形符號變形符號原碼輸出高有效使能原碼輸出低有效使能反碼輸出高有效使能反碼輸出低有效使能1EN1EN1EN1EN8個數(shù)據(jù)源共享一根數(shù)據(jù)線74LS138G1AY2Y0Y1Y3Y4Y5Y6Y7BCG2AG2BSDATAEN1/EN2/EN3/SELP/SELQ/SELR/SELS/SELT/SELU/SELV/SELWSSRC0SSRC1SSRC2PQRSTUVW一、標(biāo)準(zhǔn)的SSI及MSI三態(tài)緩沖器

最常使用共享線的場合是多位數(shù)據(jù)總線。例如：在8位微處理機系統(tǒng)中，數(shù)據(jù)總線的寬度是8bit，外圍器件通常一次置8位數(shù)據(jù)到總線上。這樣外圍器件都在同一時刻使能8個三態(tài)緩沖器，因此，獨立的使能輸入端就都多余了。為減少總線應(yīng)用中三態(tài)緩沖器的芯片數(shù)及連線，MSI三態(tài)緩沖器中包含多個三態(tài)緩沖器并共用使能輸入。MSI74LS541為八三態(tài)緩沖器A174LS541A2A3A4A5A6A7A8Y1Y2Y3Y4Y5Y6Y7Y8G1G2A1A4A5A6A7A8A2A3Y1Y4Y5Y6Y7Y8Y2Y3/G1/G2二、MSI三態(tài)緩沖器的應(yīng)用舉例⒈多端口輸入A174LS541A2A3A4A5A6A7A8Y1Y2Y3Y4Y5Y6Y7Y8G1G2A1A2A3A4A5A6A7A8Y1Y2Y3Y4Y5Y6Y7Y8G1G2READINSEL1INSEL2INSEL3???DB[0~7]D1D0D2D3D4D5D6D7用戶輸入用戶輸入??????微處理器???⒉雙向總線收發(fā)器

74LS245

八三態(tài)總線收發(fā)器/GDIRA1A2A3A4A5A6A7A8B5B4B3B2B1B6B7B8A→BB→AA174LS245A2A3A4A5A6A7A8B1B2B3B4B5B6B7B8GDIR①多路選擇器的結(jié)構(gòu)框圖②多路選擇器的等效功能1D01D11Dn-12D02D12Dn-1bD0bD1bDn-11Y2YbYSELEN…………使能ENSELD0D1Dn-1選擇n組b位數(shù)據(jù)源sbbbb數(shù)據(jù)輸出例1KBRAM：b=8n=1024s=10n=2s③

多路選擇器輸出邏輯表達式從n

組數(shù)據(jù)源中選擇哪一組源數(shù)據(jù)傳送到輸出端，由選擇輸入端的輸入值S

決定。i=0n-1KY=∑EN·mi·KDiK=1，2，…，b式中：KY為輸出位，

KDi是第i組輸入源數(shù)據(jù)的第K位，

mi是S位選擇輸入變量的最小項。S

與