電工電子實驗(二)

觸發(fā)器實驗的講課課件盧慶莉編寫7/10/2023盧慶莉編寫主要授課內(nèi)容：二、D觸發(fā)器的應用舉例三、實驗內(nèi)容介紹一、觸發(fā)器的學習要點7/10/2023盧慶莉編寫一、觸發(fā)器的學習要點1、觸發(fā)器功能：

可記憶一位二進制數(shù)。2、基本RSFF3、常用觸發(fā)器：DFF（維持—阻塞DFF）

負邊沿JKFF

7/10/2023盧慶莉編寫基本RSFF7/10/2023盧慶莉編寫特征方程：(重點)功能表：7/10/2023盧慶莉編寫DFF（維持—阻塞DFF）特征方程：（或次態(tài)方程）

Qn+1=[D]?CP↑式中：“CP↑”表示FF狀態(tài)的變化發(fā)生在CP的上升沿。7/10/2023盧慶莉編寫功能表：7/10/2023盧慶莉編寫二、D觸發(fā)器的應用舉例:例一:二分頻電路(DFF處于計數(shù)狀態(tài))7/10/2023盧慶莉編寫例二:用DFF接成2位二進制加法計數(shù)器Q1Q27/10/2023盧慶莉編寫7/10/2023盧慶莉編寫例三:用DFF接成2位二進制減法計數(shù)器7/10/2023盧慶莉編寫三、實驗內(nèi)容介紹3bit可控延遲電路:

設計一個3比特可控延時電路，該電路有一個時鐘信號CP，一個串行輸入信號F1，一個串行輸出信號F2，F(xiàn)1和F2均與時鐘信號CP同步，另有2個控制信號K2和K1。對該電路的邏輯功能要求是：1)當K2K1＝00時，F(xiàn)2＝F1，F(xiàn)2與F1無延時；2)當K2K1＝01時，F(xiàn)2比F1延遲一個時鐘周期；3)當K2K1＝10時，F(xiàn)2比F1延遲兩個時鐘周期；4)當K2K1＝11時，F(xiàn)2比F1延遲三個時鐘周期。7/10/2023盧慶莉編寫3bit可控延遲電路的電路模型:7/10/2023盧慶莉編寫①用3個DFF實現(xiàn)移位寄存器設計思路：移位寄存器+數(shù)據(jù)選擇器7/10/2023盧慶莉編寫②用電子開關(guān)實現(xiàn)1bit、2bit、3bit延遲。7/10/2023盧慶莉編寫最終實現(xiàn)3bit可控延遲器：7/10/2023盧慶莉編寫序列信號有74161的Qcc產(chǎn)生：對所設計的電路進行管腳編號7/10/2023盧慶莉編寫對電路進行管腳標號：7/10/2023盧慶莉編寫畫出預測波形：7/10/2023盧慶莉編寫思考題：1、選擇題（1）觸發(fā)器沒有空翻（沒有空翻，有空翻）；觸發(fā)器可用于設計計數(shù)器和移位寄存器（鎖存數(shù)據(jù)，設計計數(shù)器和移位寄存器）；觸發(fā)器的觸發(fā)方式邊沿觸發(fā)（邊沿觸發(fā)，電平觸發(fā)）。（2）鎖存器有空翻（沒有空翻，有空翻）；鎖存器可用于鎖存數(shù)據(jù)（鎖存數(shù)據(jù)，設計計數(shù)器和移位寄存器）；鎖存器的觸發(fā)方式電平觸發(fā)（邊沿觸發(fā)，電平觸發(fā)）。（3）CMOSFF的輸入端在使用時，多余的輸入端不可以懸空（不可以懸空，可以懸空）。對于與非門多余的輸入端接高電平（接高電平，接地），對于或非門多余輸入接地（接高電平，接地）。7/10/2023盧慶莉編寫解：特征方程為：討論：A=0時，翻轉(zhuǎn)；A=1時，保持。2、已知觸發(fā)器電路及其輸入波形如下圖所示，作Q端的波形。7/10/2023盧慶莉編寫3、用DFF接成2位二進制加法計數(shù)器Q1Q27/10/2023盧慶莉編寫4、用DFF接成2位二進制減法計數(shù)器7/10/2023盧慶莉編寫5、用JKFF和異或門構(gòu)成的異步可逆計數(shù)器。X=0：（1）二位異步二進制加法計數(shù)器；X=1：（2）二位異步減法計數(shù)器。7/10/2023盧慶莉編寫6、用DFF和異或門構(gòu)成的異步可逆計數(shù)器。X=0：（1）二位異步二進制減法計數(shù)器；X=1：（2）二位異步加法計數(shù)器。7/10/2023盧慶莉編寫7、4bit可控延遲電路:7/10/2023盧慶莉編寫8、5bit可控延遲電路:7/10/2023盧慶莉編寫9、根據(jù)下圖給出CP、F1和F2的