微機章存儲器

第1頁，課件共63頁，創(chuàng)作于2023年2月存儲器微型計算機的存儲結構寄存器——位于CPU中高速緩存(CACHE)——分CPU內部、外部，還分一級、二級主存——由半導體存儲器(ROM/RAM)構成輔存——指磁盤、磁帶、磁鼓、光盤等大容量存儲器，采用磁、光原理工作本章討論半導體存儲器及組成主存的方法CPU（寄存器）CACHE（高速緩存）主存（內存）輔存（外存）第2頁，課件共63頁，創(chuàng)作于2023年2月6.1半導體存儲器的分類按制造工藝分類雙極型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按使用屬性分類隨機存取存儲器RAM：可讀可寫、斷電丟失只讀存儲器ROM：只讀、斷電不丟失詳細分類，請看圖示：P176圖6-2第3頁，課件共63頁，創(chuàng)作于2023年2月圖6-2半導體存儲器的分類半導體存儲器只讀存儲器（ROM）隨機存取存儲器（RAM）靜態(tài)RAM（SRAM）動態(tài)RAM（DRAM）非易失RAM（NVRAM）掩膜式ROM一次性可編程ROM（PROM）紫外線擦除可編程ROM（EPROM）電擦除可編程ROM（EEPROM）第4頁，課件共63頁，創(chuàng)作于2023年2月6.2讀寫存儲器RAM類型構成速度集成度應用SRAM觸發(fā)器快低小容量系統DRAM極間電容慢高大容量系統NVRAM帶微型電池快低小容量非易失第5頁，課件共63頁，創(chuàng)作于2023年2月6.2.1基本存儲電路1.六管靜態(tài)存儲電路P177--178第6頁，課件共63頁，創(chuàng)作于2023年2月2.單管動態(tài)存儲電路P178第7頁，課件共63頁，創(chuàng)作于2023年2月SRAM芯片的內部結構D行地址譯碼列地址譯碼A3A2A1A0A4A5A6A710015151CSOEWE輸入緩沖輸出緩沖6管基本存儲單元列選通第8頁，課件共63頁，創(chuàng)作于2023年2月6.2.2RAM的結構第9頁，課件共63頁，創(chuàng)作于2023年2月半導體存儲器芯片的結構（一）存儲體——由基本存儲電路構成，用來存儲信息，通常排列成矩陣。（二）外圍電路①地址譯碼電路——根據輸入的地址編碼來選中芯片內某個特定的存儲單元。

②I/O電路——處于數據總線和被選中單元之間，控制被選中單元讀出或寫入，有放大作用。③

片選控制端CS和讀寫控制邏輯。④數據緩沖電路——數據輸入輸出通道。第10頁，課件共63頁，創(chuàng)作于2023年2月3.地址譯碼電路譯碼器A5A4A3A2A1A06301存儲單元64個單元行譯碼A2A1A0710列譯碼A3A4A501764個單元單譯碼結構雙譯碼結構p246第11頁，課件共63頁，創(chuàng)作于2023年2月4.一個實例SRAM芯片2114存儲容量為1024×418個引腳：10根地址線A9～A04根數據線I/O4～I/O1片選CS讀寫WE123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WEA6A5A4A3A0A1A2CSGND功能第12頁，課件共63頁，創(chuàng)作于2023年2月SRAM芯片6264存儲容量為8K×828個引腳：13根地址線A12～A08根數據線D7～D02根片選CS1、CS2讀寫WE、OE功能+5VWECS2A8A9A11-OEA10CS1D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615第13頁，課件共63頁，創(chuàng)作于2023年2月6.2.3RAM與CPU的連接半導體存儲器與CPU的連接是本章的重點SRAM、EPROM與CPU的連接其譯碼方法同樣適合I/O端口第14頁，課件共63頁，創(chuàng)作于2023年2月存儲芯片與CPU的連接存儲芯片數據線的處理存儲芯片地址線的處理存儲芯片片選端的處理存儲芯片讀寫控制線的處理P182連接時需注意的幾個方面第15頁，課件共63頁，創(chuàng)作于2023年2月1.存儲芯片數據線的處理若芯片的數據線正好8根：一次可從芯片中訪問到8位數據全部數據線與系統的8位數據總線相連若芯片的數據線不足8根：一次不能從一個芯片中訪問到8位數據利用多個芯片擴充數據位（數據寬度）這種擴充方式稱“位擴充”第16頁，課件共63頁，創(chuàng)作于2023年2月位擴充2114（1）A9～A0I/O4～I/O1片選D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE兩片同時選中數據分別提供第17頁，課件共63頁，創(chuàng)作于2023年2月2.存儲芯片地址線的連接芯片的地址線通常應全部與系統的低位地址總線相連尋址時，這部分地址的譯碼是在存儲芯片內完成的，我們稱為“片內譯碼”第18頁，課件共63頁，創(chuàng)作于2023年2月片內譯碼地址線A9～A0存儲芯片存儲單元第19頁，課件共63頁，創(chuàng)作于2023年2月片內譯碼000H001H002H…3FDH3FEH3FFH00…0000…0100…10…11…0111…1011…11（16進制表示）A9～A0片內10位地址譯碼10位地址的變化：全0~全1第20頁，課件共63頁，創(chuàng)作于2023年2月

存儲芯片片選端的譯碼存儲系統常需要利用多個存儲芯片進行容量的擴充，也就是擴充存儲器的地址范圍這種擴充簡稱為“地址擴充”或“字擴充”進行“地址擴充”時，需要利用存儲芯片的片選端來對存儲芯片（芯片組）進行尋址通過存儲芯片的片選端與系統的高位地址線相關聯來實現對存儲芯片（芯片組）的尋址，常用的方法有：全譯碼——全部高位地址線與片選端關聯（參與芯片譯碼）部分譯碼——部分高位地址線與片選端關聯（參與芯片譯碼）線選法——某根高位地址線與片選端關聯（參與芯片譯碼）片選端常有效——無高位地址線與片選端關聯（不參與芯片譯碼）第21頁，課件共63頁，創(chuàng)作于2023年2月地址擴充（字擴充）片選端D7～D0A19～A10A9～A0（2）A9～A0D7～D0CE（1）A9～A0D7～D0CE譯碼器00000000010000000000低位地址線高位地址線第22頁，課件共63頁，創(chuàng)作于2023年2月片選端常有效A19～A15A14～A0全0～全1D7～D027256EPROMA14～A0CE片選端常有效與A19～A15無關第23頁，課件共63頁，創(chuàng)作于2023年2月

譯碼和譯碼器譯碼：將某個特定的“編碼輸入”翻譯為唯一一個“有效輸出”的過程譯碼器件：采用門電路組合邏輯進行譯碼采用集成譯碼器進行譯碼，常用的器件有：2-4（4選1）譯碼器74LS1393-8（8選1）譯碼器74LS1384-16（16選1）譯碼器74LS154第24頁，課件共63頁，創(chuàng)作于2023年2月譯碼器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引腳圖Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理圖示例第25頁，課件共63頁，創(chuàng)作于2023年2月74LS138連接示例E3E2E1CBAY0Y1Y2Y3Y4Y5Y6Y774LS138＋5VA19A18A17A16A15若A19A18A17A16A15輸入“00101”，哪個輸出端有效？若A19A18A17A16A15輸入“10101”，哪個輸出端有效？第26頁，課件共63頁，創(chuàng)作于2023年2月全譯碼所有的系統地址線均參與對存儲單元的譯碼尋址包括低位地址線對芯片內各存儲單元的譯碼尋址（片內譯碼），高位地址線對存儲芯片的譯碼尋址（片選譯碼）采用全譯碼，每個存儲單元的地址都是唯一的，不存在地址重復譯碼電路可能比較復雜、連線也較多示例第27頁，課件共63頁，創(chuàng)作于2023年2月全譯碼示例A19A18A17A15A14A13A16CBAE3138

A12～A0CEY6E2E1IO/M2764請看地址分析第28頁，課件共63頁，創(chuàng)作于2023年2月1C000H1DFFFH全0全100011100001110地址范圍A12～A0A19A18A17A16A15A14A13全譯碼示例——地址分析第29頁，課件共63頁，創(chuàng)作于2023年2月

部分譯碼只有部分（高位）地址線參與對存儲芯片的譯碼每個存儲單元將對應多個地址（地址重復），需要選取一個可用地址可簡化譯碼電路的設計但系統的部分地址空間將被浪費示例第30頁，課件共63頁，創(chuàng)作于2023年2月部分譯碼示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3請看地址分析第31頁，課件共63頁，創(chuàng)作于2023年2月部分譯碼示例——地址分析1234芯片××10×××10×××10×××10×A19～

A1520000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH全0～全1全0～全1全0～全1全0～全1000001010011一個可用地址A11～A0A14～

A12第32頁，課件共63頁，創(chuàng)作于2023年2月線選譯碼只用少數幾根高位地址線進行芯片的譯碼，且每根負責選中一個芯片（組）雖構成簡單，但地址空間嚴重浪費必然會出現地址重復一個存儲地址會對應多個存儲單元多個存儲單元共用的存儲地址不應使用示例第33頁，課件共63頁，創(chuàng)作于2023年2月線選譯碼示例A14A12～A0A13(1)2764(2)2764

CECE請看地址分析第34頁，課件共63頁，創(chuàng)作于2023年2月線選譯碼示例——地址分析12芯片××××××××××A19～

A1504000H～05FFFH02000H～03FFFH全0～全1全0～全11001一個可用地址A12～A0A14A13切記：

A14A13＝“00”

的情況不能出現，此時00000H～01FFFH

的地址將不能使用第35頁，課件共63頁，創(chuàng)作于2023年2月片選端譯碼小結存儲芯片的片選控制端可以被看作是一根最高位地址線在系統中，主要與地址發(fā)生聯系：包括地址空間的選擇（接系統的IO/M信號）和高位地址的譯碼選擇（與系統的高位地址線相關聯）對一些存儲芯片通過片選無效可關閉內部的輸出驅動機制，起到降低功耗的作用第36頁，課件共63頁，創(chuàng)作于2023年2月3.存儲芯片的讀寫控制芯片OE與系統的讀命令線相連當芯片被選中、且讀命令有效時，存儲芯片將開放并驅動數據到總線芯片WE與系統的寫命令線相連當芯片被選中、且寫命令有效時，允許總線數據寫入存儲芯片分析P183圖6-9圖8-12圖6-13第37頁，課件共63頁，創(chuàng)作于2023年2月綜合舉例——一個綜合性例子(最大組態(tài))

CS1

A12

OECS26264A11~A0WE138CBAY0Y1Y2E3E2E3+5VA17A16A11~A0D7~D0A12A15A14A13MEMRMEMW+5VCS2

CS1A12

OED7~D0D7~D06264A11~A0WE

CE

OE

2732A11~A0D7~D0

CE

OE

2732A11~A0D7~D0請進行地址分析第38頁，課件共63頁，創(chuàng)作于2023年2月綜合舉例——地址分析000001010010A15

～A1300000H～01FFFH02000H～03FFFH04000H～04FFFH05000H～05FFFH一個可用地址XX00XX00XX00XX00A19～

A166264-16264-22732-12732-2芯片全0～全1全0～全1A12A11～A0全0～全1全0～全1018選1譯碼2選1譯碼通過與門組合這2個譯碼輸出信號第39頁，課件共63頁，創(chuàng)作于2023年2月32K×8的SRAM芯片6225612345678910111213141516171819202122232425262728A14A12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CSA10OEA11A9A8A13WEVcc62256引腳圖A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0OECSWED7D6D5D4D3D2D1D062256邏輯圖第40頁，課件共63頁，創(chuàng)作于2023年2月6.2.464位動態(tài)RAM存儲器DRAM的基本存儲單元是單個場效應管及其極間電容必須配備“讀出再生放大電路”進行刷新每次同時對1行的存儲單元進行刷新每個基本存儲單元存儲1位二進制數許多個基本存儲單元形成行、列存儲矩陣DRAM一般采用“位結構”存儲體：每個存儲單元存放1位需要8個存儲芯片構成1個字節(jié)存儲單元每個字節(jié)存儲單元擁有1個唯一地址第41頁，課件共63頁，創(chuàng)作于2023年2月DRAM芯片的內部結構T5T4T3T2T1VDD讀出再生放大電路列128列2DINDOUT列1行128行66行65行64行2行1I/O緩沖單管基本存儲單元讀出再生放大電路第42頁，課件共63頁，創(chuàng)作于2023年2月1.DRAM芯片2164存儲容量為64K×116個引腳：8根地址線A7～A01根數據輸入線DIN1根數據輸出線DOUT行地址選通-RAS列地址選通-CAS讀寫控制–WEP258圖5-21內部結構圖N/CDINWERASA0A2A1VDDVSSCASDOUTA6A3A4A5A712345678161514131211109第43頁，課件共63頁，創(chuàng)作于2023年2月2164存儲體由4個128128的存儲矩陣。7條行地址產生128個行選信號，7條列地址產生128個列選信號，同時加到4個存儲矩陣上，選中4個單元，最后由RA7和CA7選中1個單元進行讀寫。WE為高，讀，WE為低，寫。第44頁，課件共63頁，創(chuàng)作于2023年2月DRAM2164的刷新采用“僅行地址有效”方法刷新行地址選通RAS有效，傳送行地址，在4個存儲矩陣中都選中1行，每次同時刷新512個單元。列地址選通CAS無效，沒有列地址Intel的讀周期、寫、讀-修改-寫周期（略）5.Intel2164A的刷新周期512個讀出放大器，按行刷新，同時書信刷新512個單元。刷新是讀出重寫，數據不會讀出至數據線。第45頁，課件共63頁，創(chuàng)作于2023年2月6.3現代 RAM先期EDODRAM(擴展數據輸出動態(tài)隨機存儲器)現在SDRAM(同步動態(tài)隨機訪問存儲器)以后DDR(雙數據速率)-SDRAM、RDRAM。6.3.1內存條1.內存芯片---安裝在一定地址的一排電容和晶體管，數據的存取是對芯片進行“充電”、“放電”。2.橋路電阻—數據傳輸過程中阻抗匹配和信號衰減。3.電容—濾除高頻干擾。4.EEPROM---存放內存速度、容量、電壓等基本參數（稱SPD）。每次開機，主板讀取、適應。第46頁，課件共63頁，創(chuàng)作于2023年2月6.3.2EDOERAM略6.3.3SDRAM略6.3.4RDRAM略第47頁，課件共63頁，創(chuàng)作于2023年2月6.4只讀存儲器位線地址譯碼A1A0字線3字線2字線1字線011100100VDDD0D1D2D3掩膜式ROM位線字選線熔絲VCC熔絲式PROM第48頁，課件共63頁，創(chuàng)作于2023年2月只讀存儲器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允許一次編程，此后不可更改EPROM：用紫外光擦除，擦除后可編程；并允許用戶多次擦除和編程EEPROM（E2PROM）：采用加電方法在線進行擦除和編程，也可多次擦寫FlashMemory（閃存）：能夠快速擦寫的EEPROM，但只能按塊（Block）進行擦除沒有數據從芯片中輸出，也沒有數據輸入芯片每隔固定的時間（約15uS）DRAM必須進行一次刷新，2毫秒（128次）可將DRAM全部刷新一遍。第49頁，課件共63頁，創(chuàng)作于2023年2月6.4.2可擦除的可編程序的只讀存儲器EPROMEPROM芯片頂部開有一個圓形的石英窗口，用于紫外線透過、以擦除芯片中保存的信息使用專門的編程器（燒寫器）對EPROM芯片進行編程編程后，應貼上不透光的封條出廠時，每個基本存儲單元存儲的都是信息“1”，編程實際上就是將“0”寫入某些基本存儲單元第50頁，課件共63頁，創(chuàng)作于2023年2月EPROM的存儲結構浮置柵雪崩注入型場效應管多晶硅浮置柵漏極D源極S---N基底SiO2SiO2+++字選線位線浮置柵場效應管EPROM基本存儲結構VCCPP第51頁，課件共63頁，創(chuàng)作于2023年2月EPROM芯片2716存儲容量為2K×824個引腳：11根地址線A10～A08根數據線DO7～DO0片選/編程-CE/PGM讀寫-OE編程電壓VPP功能表VDDA8A9VPP-OEA10-CE/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2Vss第52頁，課件共63頁，創(chuàng)作于2023年2月EPROM2716的功能工作方式-CE/PGM-OEVCCVPPDO7～DO0待用1×＋5V＋5V高阻讀出00＋5V＋5V輸出讀出禁止01＋5V＋5V高阻編程寫入正脈沖1＋5V＋25V輸入編程校驗00＋5V＋25V輸出編程禁止01＋5V＋25V高阻第53頁，課件共63頁，創(chuàng)作于2023年2月EPROM芯片2764存儲容量為8K×828個引腳：13根地址線A12～A08根數據線D7～D0片選-CE編程-PGM讀寫-OE編程電壓VPP功能表VppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGMNCA8A9A11OEA10CED7D6D5D4D312345678910111213142827262524232221201918171615第54頁，課件共63頁，創(chuàng)作于2023年2月EPROM2764的功能工作方式CEOEPGMA9VPPDO7～DO0讀出001×＋5V輸出讀出禁止011×＋5V高阻待用1×××＋5V高阻Intel標識00＋12V1＋5V輸出編碼標準編程01負脈沖×＋25V輸入Intel編程01負脈沖×＋25V輸入編程校驗001×＋25V輸出編程禁止1×××＋25V高阻第55頁，課件共63頁，創(chuàng)作于2023年2月EPROM芯片2725612345678910111213141516171819202122232425262728VppA12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CEA10OEA11A9A8A13A14Vcc27256引腳圖A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0CEOED7D6D5D4D3D2D1D027256邏輯圖第56頁，課件共63頁，創(chuàng)作于2023年2月電可擦除的可編程序的ROM（EEPROM）用加電方法，進行在線（無需拔下，直接在電路中）擦寫（擦除和編程一次完成）有字節(jié)擦寫、塊擦寫和整片擦寫等方法并行EEPROM：多位數據線串行EEPROM：1位數據線第57頁，課件共63頁，創(chuàng)作于2023年2月EEPROM芯片2817A存儲容量為2K×828個引腳：11根地址線A10～A08根數據線I/O7～I/O0片選-CE讀寫-OE、-WE