數(shù)字電路第三章邏輯門(mén)電路

數(shù)字電路第三章邏輯門(mén)電路1第1頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月門(mén)電路分立元件門(mén)電路（如書(shū)上的基本邏輯門(mén)電路）集成門(mén)電路雙極型集成門(mén)電路（DTL、TTL）單極型集成門(mén)電路（MOS)集成邏輯門(mén)中廣泛使用的開(kāi)關(guān)器件是：晶體管場(chǎng)效應(yīng)管

研究它們的開(kāi)關(guān)特性門(mén)電路是用以實(shí)現(xiàn)邏輯關(guān)系的電子電路。與門(mén)、或門(mén)、與非門(mén)、或非門(mén)、異或門(mén)等。§3.1集成邏輯門(mén)的分類2第2頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月TTL與非門(mén)的電路組成(Transistor-Transistor-Logic)與分離元件電路相比，集成電路具有體積小、可靠性高、速度快的特點(diǎn)，而且輸入、輸出電平匹配，所以早已廣泛采用?！?.2TTL集成門(mén)電路3第3頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月TTL與非門(mén)的內(nèi)部結(jié)構(gòu)3.6V0V3.6V0.3V輸入級(jí)中間級(jí)輸出級(jí)4第4頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月3.6V0.3VVcc二、工作原理1、任一輸入為低電平（0.3V）時(shí)輸出為高電平：Vo=VOH≈VCC－VBE3－VBE4

=5－0.7－0.7=3.6V。1V約5VV0=3.6V截止截止導(dǎo)通輸入有低電平（“0”）輸出為高電平（“1”）RLiL拉電流5第5頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月3.6VVccC22、輸入全為高電平（3.6V）時(shí)T2、T5飽和,T1的基極電位被鉗在VB1=VBC1+VBE2+VBE5=0.7V+0.7V+0.7V=2.1VT2的VC2=VCES2+VBE5=0.3V+0.7V=1V,使T3和T4不能導(dǎo)通。輸出為低電平:VO=VCE5≈0.3V，

2.1V≈1V飽和飽和截止0.3V輸入全為高電平(“1”)，輸出為低電平(“0”)”6第6頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月1、電壓傳輸特性(輸出電壓隨輸入電壓的變化趨勢(shì))三、TTL與非門(mén)的特性和技術(shù)參數(shù)測(cè)試電路&+5VViV0Rw7第7頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月V0(V)Vi(V)123VOH(3.6V)VOL(0.3V)實(shí)際傳輸特性曲線V0(V)Vi(V)123VOH“1”VOL閾值VT=1.4V理想的傳輸特性輸出高電平輸出低電平“0”8第8頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月（1）、輸出高電平VOH、輸出低電平VOL

VOH2.4VVOL

0.4V便認(rèn)為合格。

典型值VH=3.6VVL

=0.3V。

（2）、閾值電壓VT

(理想情況下)Vi<VT時(shí)，認(rèn)為Vi是低電平。Vi>VT時(shí)，認(rèn)為Vi是高電平。VT=1.4V2、主要參數(shù)9第9頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月§3.2.2其它類型的TTL門(mén)電路

集成TTL門(mén)電路除了與非門(mén)外，還有“與”門(mén)、“或”門(mén)、“非”門(mén)、“或非”門(mén)、“與非”門(mén)、“與或非”門(mén)、“異或”門(mén)、“同或”門(mén)等不同功能的產(chǎn)品。本節(jié)主要介紹介紹兩種特殊門(mén)電路：集電極開(kāi)路門(mén)（OC門(mén)）及三態(tài)門(mén)（TS）門(mén)。10第10頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月一.集電極開(kāi)路的門(mén)電路（OC門(mén)）F&AB&CD&“線與”(1).“線與”的概念F&AB&CD11第11頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月將兩個(gè)門(mén)電路的輸出端連接在一起，當(dāng)一個(gè)門(mén)的輸出為高電平，而另一個(gè)門(mén)輸出為低電平時(shí)，將會(huì)產(chǎn)生很大電流，有可能導(dǎo)致器件損壞，無(wú)法實(shí)現(xiàn)線與邏輯關(guān)系。為了解決這個(gè)問(wèn)題，

引入了一種特殊結(jié)構(gòu)的門(mén)電路——集電極開(kāi)路（OpenCollector）門(mén)電路，簡(jiǎn)稱OC門(mén)。

OC門(mén)可以實(shí)現(xiàn)“線與”。

12第12頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月(2).OC門(mén)的電路結(jié)構(gòu)和邏輯符號(hào)+5VFR2R13kT2R3T1T5b1c1ABC集電極懸空無(wú)T3,T4符號(hào)&ABCFT3T413第13頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月+5VFR2R13kT2R3T1T5b1c1ABCRLVCC

OC門(mén)電路在工作時(shí)需外接上拉電阻RL和VCC電源。只要電阻的阻值和電源電壓的數(shù)值選擇得當(dāng)，就可保證輸出的高、低電平符合要求，輸出三極管的負(fù)載電流又不至于過(guò)大。14第14頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月①實(shí)現(xiàn)“線與”(3).OC門(mén)的應(yīng)用15第15頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月二.三態(tài)門(mén)+5VFR4R2R1T2R5R3T3T4T1T5ABDEE---控制端輸出有三種狀態(tài)：

高電平、低電平、高阻態(tài)。16第16頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月+5VFR4R2R1T2R5R3T3T4T1T5ABDE01截止17第17頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月+5VFR4R2R1T2R5R3T3T4T1T5ABDE1導(dǎo)通截止截止高阻態(tài)00.3V1V18第18頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月功能表高電平起作用F符號(hào)&ABEN19第19頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月符號(hào)功能表圈低電平起作用&ABFEN20第20頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月一、N溝道增強(qiáng)型MOS場(chǎng)效應(yīng)管結(jié)構(gòu)3.3CMOS邏輯門(mén)漏極D→集電極C源極S→發(fā)射極E柵極G→基極B襯底BSect21第21頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月二、CMOS電路NMOS管PMOS管CMOS電路1．電路組成VDDS2T2D2T1AFS1D1G1G222第22頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月3.4.1TTL集成電路使用中應(yīng)注意的問(wèn)題1、電源電壓（UCC）應(yīng)滿足在標(biāo)準(zhǔn)值5V+10%的范圍內(nèi)。2、TTL電路的輸出端所接負(fù)載，不能超過(guò)規(guī)定的扇出系數(shù)。

(2)、或門(mén)和或非門(mén)

①

接地,

②.通過(guò)一個(gè)電阻接至電源地，或標(biāo)準(zhǔn)接低電平；③.與其他信號(hào)輸入端并接使用，3、TTL門(mén)多余輸入端的處理方法。

(1)、與門(mén)和與非門(mén)

①

懸空,相當(dāng)于邏輯高電平，但通常情況下不這樣處理，

以防止干擾的竄入;

②接電源,

③通過(guò)一個(gè)上拉電阻接至電源正端,或接標(biāo)準(zhǔn)高電平；

④

與其他信號(hào)輸入端并接使用,23第23頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月24第24頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月25第25頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月3.4.2CMOS集成電路使用中應(yīng)注意的問(wèn)題

CMOS電路的輸入端是絕緣柵極，具有很高的輸入阻抗，很容易因靜電感應(yīng)而被擊穿。，因此在使用CMOS電路時(shí)應(yīng)遵守下列保護(hù)措施：

（1）

組裝調(diào)測(cè)時(shí)，所用儀器、儀表、

電路箱板等都必須可靠接地;（2）

焊接時(shí)，采用內(nèi)熱式電烙鐵，功率不宜過(guò)大，烙鐵必須要有外接地線，以屏蔽交流電場(chǎng)，最好是斷電后再焊接;（3）

CMOS電路應(yīng)在防靜電材料中儲(chǔ)存或運(yùn)輸;26第26頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月（4）

雖然CMOS電路對(duì)電源電壓的要求范圍比較寬，但也不能超出電源電壓的極限，更不能將極性接反，以免燒壞器件;

(5)CMOS電路不用的多余輸入端都不能懸空，應(yīng)以不影響邏輯功能為原則分別接電源、地或與其他使用的輸入端并聯(lián)。輸入端接電阻為低電平（柵極沒(méi)有電流）。

27第27頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月例：判斷如圖CMOS電路輸出為何狀態(tài)？&10KΩ&10Ω≥110ΩY0=1Y1=1Y2=不確定Y0Y1Y228第28頁(yè)，課件共30頁(yè)，創(chuàng)作于2023年2月例7：判斷如圖CMOS電路輸出為何狀態(tài)？

Y1=1