數(shù)字IC設(shè)計(jì)流程與工具教學(xué)課件

數(shù)字C設(shè)計(jì)流程與工具電子科技大學(xué)通信學(xué)院11教研室版權(quán)所有Notes●本PpT內(nèi)容是整個(gè)D項(xiàng)目組的集體學(xué)習(xí)研究成果●感謝已經(jīng)畢業(yè)的曾經(jīng)參與后端項(xiàng)目的師兄師姐,以及各位老師聞道有先后,術(shù)業(yè)有專攻●共同學(xué)習(xí),共同進(jìn)步●大家有問題請(qǐng)直接請(qǐng)教熟悉相應(yīng)工具的同學(xué)●Tips:可以參考QUATURS目的designflow!!Contents基于標(biāo)準(zhǔn)單元的ASC設(shè)計(jì)流程②④數(shù)字前端設(shè)計(jì)(front-end)一數(shù)字后端設(shè)計(jì)(back-end)…教研室ASC后端文件歸檔Q&a基于standee的ASC設(shè)計(jì)流程算法模型e/matlabcodeRTLHDLvhdl/verilog綜合工具根據(jù)基本單元庫的功能時(shí)序模型,將行為級(jí)代碼翻譯成具體的電路實(shí)現(xiàn)結(jié)構(gòu)」NETLISTverilogStansell布局布線王具根據(jù)基本單元庫的時(shí)序幾何模型library將電路單元布局布線成為實(shí)際電路版圖LAYOUTds2對(duì)功能,時(shí)序,制造參數(shù)進(jìn)行檢查TAPE-OUContents基于標(biāo)準(zhǔn)單元的ASC設(shè)計(jì)流程數(shù)字前端設(shè)計(jì)(front-end)數(shù)字后端設(shè)計(jì)(back-end)…教研室ASC后端文件歸檔Q&a數(shù)字前端設(shè)計(jì)流程-1RTLfile綜合布局布線前靜態(tài)時(shí)序分析整個(gè)ASC設(shè)計(jì)流程都是的流程,在任何一步之前步驟,甚至重新設(shè)計(jì)三RT代碼形式驗(yàn)證模擬電路設(shè)計(jì)的迭代次數(shù)甚三至更多。。。Meetrequirements?NETLIST數(shù)字前端設(shè)計(jì)流程-2怎樣保證網(wǎng)表的正確性?●以往的方法是對(duì)網(wǎng)表文件做門級(jí)仿真。此種方式的仿真時(shí)間較長(zhǎng),且覆蓋率相對(duì)較低。●彤式驗(yàn)證+靜態(tài)時(shí)序分析。此種方法仿真時(shí)間短覆蓋率高,為業(yè)界普遍采用的方式數(shù)字前端設(shè)計(jì)流程-3使用DC綜合OSYNOPSYS-DesignCompilerFigure1-1DesignCompilerandtheDesignFlowHDLCompileDesignCompilerTimingIDatapathIPoweroptimizationoptimizationopimizationAreaverificatio