2023年研究生類研究生入學(xué)考試專業(yè)課電氣與電子信息-數(shù)字電路題庫(kù)

2023年研究生類研究生入學(xué)考試專業(yè)課電氣與電子信息-數(shù)字電路題庫(kù)卷I一.歷年考點(diǎn)試題黑鉆版(共50題)1.一級(jí)觸發(fā)器可以記憶______二進(jìn)制信息，共有______種狀態(tài)。2.用VerilogHDL設(shè)計(jì)具有異步清除功能的12進(jìn)制加法計(jì)數(shù)器。3.輸出低電平有效的二十進(jìn)制譯碼器的輸入8421BCD碼為0110時(shí)，其輸出～=______。4.同步四位二進(jìn)制計(jì)數(shù)器的借位方程是B=，則可知B的周期和正脈沖寬度為_(kāi)_____。A.16個(gè)CP周期和2個(gè)CP周期B.16個(gè)CP周期和1個(gè)CP周期C.8個(gè)CP周期和8個(gè)CP周期D.8個(gè)CP周期和4個(gè)CP周期5.在用計(jì)數(shù)器的Q輸出接至預(yù)置端改變計(jì)數(shù)器的模值時(shí)，預(yù)置代碼是______后的二進(jìn)制代碼。6.在下列器件中，不屬于時(shí)序邏輯電路的是______。A.計(jì)數(shù)器B.移位寄存器C.全加器D.序列信號(hào)檢測(cè)器7.下圖所示電路是一種______電路。

A.多諧振蕩器B.雙穩(wěn)態(tài)觸發(fā)器C.單穩(wěn)態(tài)觸發(fā)器D.施密特觸發(fā)器8.在VerilogHDL的常數(shù)中，二進(jìn)制數(shù)符號(hào)是用______表示的。A.d或DB.b或BC.o或OD.h或H9.所謂三極管工作在倒置狀態(tài)，是指三極管______。A.發(fā)射結(jié)正偏，集電結(jié)反偏B.發(fā)射結(jié)正偏，集電結(jié)正偏C.發(fā)射結(jié)反偏，集電結(jié)正偏D.發(fā)射結(jié)反偏，集電結(jié)反偏10.一個(gè)10位A/D轉(zhuǎn)換器的最大輸入電壓為5.12V，則其量化單位是______V。A.0.01B.0.002C.0.05D.0.00511.VerilogHDL的異或門(mén)和同或門(mén)的關(guān)鍵字是______和______。12.欲得到頻率穩(wěn)定度高的矩形波，應(yīng)選擇______電路。A.RC振蕩器B.石英振蕩器C.單穩(wěn)態(tài)觸發(fā)器D.施密特觸發(fā)器13.把代碼的特定含義翻譯出來(lái)的過(guò)程叫______；n位二進(jìn)制譯碼器有______個(gè)輸入，有個(gè)輸出，工作時(shí)譯碼器只有一個(gè)輸出有效。14.把代碼的特定含義翻譯出來(lái)的過(guò)程稱為_(kāi)_____。A.譯碼B.編碼C.數(shù)據(jù)選擇D.奇偶校驗(yàn)15.半導(dǎo)體中有______和______兩種載流子。16.邊沿JK觸發(fā)器利用______而引導(dǎo)觸發(fā)的觸發(fā)器。17.數(shù)字電路只有______種基本電路。A.1B.2C.3D.418.為實(shí)現(xiàn)下圖的TTL邑路輸出端所表示的功能，則其中______是不正確接連。

A．

B．

C．

D．19.PLD(可編程邏輯器件)屬于______電路。A.非用戶定制B.全用戶定制C.半用戶定制D.自動(dòng)生成20.VerilogHDL的三態(tài)非門(mén)緩沖器的關(guān)鍵字是______和______。21.三位十進(jìn)制(BCD編碼)D/A轉(zhuǎn)換器的分辨率是______。A.1/3B.1/10C.1/999D.1/100022.在VerilogHDL中，高阻態(tài)是用______表示的。A.a或AB.x或XC.b或BD.z或Z23.函數(shù)F=AB+BC+AC與P=______。A.相等B.互為反函數(shù)C.互為對(duì)偶式D.答案都不正確24.在數(shù)字電路和計(jì)算機(jī)中，只用______和______兩種符號(hào)來(lái)表示信息。25.用低電平為輸出有效的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要______。A.與非門(mén)B.或非門(mén)C.與門(mén)D.或門(mén)26.(001111110001.01011111)2421BCD表示的十進(jìn)制數(shù)為_(kāi)_____。27.已知某集成計(jì)數(shù)器的結(jié)構(gòu)圖及邏輯符號(hào)如下圖所示，虛線框內(nèi)為集成電路的內(nèi)部電路。要求：

(1)單片計(jì)數(shù)器能實(shí)現(xiàn)的最大模值為多少?

(2)畫(huà)出用該計(jì)數(shù)器實(shí)現(xiàn)五進(jìn)制計(jì)數(shù)器的邏輯圖。

(3)畫(huà)出用該計(jì)數(shù)器實(shí)現(xiàn)六進(jìn)制計(jì)數(shù)器的邏輯圖。

(4)畫(huà)出用該計(jì)數(shù)器實(shí)現(xiàn)30進(jìn)制計(jì)數(shù)器的邏輯圖。28.VerilogHDL程序的每個(gè)模塊的內(nèi)容都是嵌在______兩語(yǔ)句之間的。A.start和endmoduleB.module和endC.module和endmoduleD.start和endstart29.(110010100111.10000111)余3BCD表示的十進(jìn)制數(shù)為_(kāi)_____。30.對(duì)于VerilogHDL的運(yùn)算表達(dá)式：“13/5”，其結(jié)果是______。A.13B.5C.3D.231.門(mén)是______。32.集成4位二進(jìn)制計(jì)數(shù)器CT74161的邏輯符號(hào)如下圖所示，其功能表如下表所示，觸發(fā)器輸出低位到高位的次序是Q0至Q3，輸出C=ETQ3Q2Q0。試用一片CT74161采用輸出C預(yù)置法實(shí)現(xiàn)12進(jìn)制計(jì)數(shù)器，畫(huà)出電路連接圖。

CT74161的功能表

33.將二進(jìn)制、八進(jìn)制和十六進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)的共同規(guī)則是______。34.對(duì)于高電平是輸出有效電平的譯碼器，每個(gè)輸出都是______。若以這種類型的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要增加______。35.ispLSI器件中的GLB是指______。A.全局布線區(qū)B.通用邏輯塊C.輸出布線區(qū)D.輸出控制單元36.在A/D轉(zhuǎn)換器中，已知Δ是量化單位，若采用“有舍有取”方法劃分量化電平，則量化誤差為_(kāi)_____Δ。A.1/4B.1/2C.1D.237.長(zhǎng)尾式差分放大電路，在運(yùn)行單邊靜態(tài)計(jì)算時(shí)，Rc應(yīng)該按______計(jì)算；在進(jìn)行差模動(dòng)態(tài)計(jì)算時(shí)，Re應(yīng)該按______計(jì)算；在進(jìn)行共模動(dòng)態(tài)計(jì)算時(shí)，Re應(yīng)該按______計(jì)算。38.在VerilogHDL的端口聲明語(yǔ)句中，用______關(guān)鍵字聲明端口為雙向方向。A.inoutB.INOUTC.BUFFERD.buffer39.VerilogHDL的操作符通常由______個(gè)字符組成。40.4位同步二進(jìn)制加法計(jì)數(shù)器(CNT16)的邏輯符號(hào)如圖所示，其中Q3～Q0是計(jì)數(shù)器的狀態(tài)輸出端(Q3是最高位)；OC是進(jìn)位輸出端；CLK是時(shí)鐘輸入端，上升沿有效；CLR是異步清除輸入端，低電平有效；ET是使能控制輸入端，高電平有效，當(dāng)ET=1時(shí)計(jì)數(shù)器處于計(jì)數(shù)狀態(tài)，當(dāng)ET=0時(shí)，計(jì)數(shù)器處于保持狀態(tài)。用VerilogHDL編寫(xiě)CNT16的源程序。(VerilogHDL的關(guān)鍵字見(jiàn)附錄)

CNT16的邏輯符號(hào)41.函數(shù)F=是最簡(jiǎn)______表達(dá)式。A.或與B.與或非C.與非與非D.或非或非42.同步計(jì)數(shù)器是指______的計(jì)數(shù)器。A.由同類型的觸發(fā)器構(gòu)成B.各觸發(fā)器時(shí)鐘端連在一起，統(tǒng)一由系統(tǒng)時(shí)鐘控制C.可用前級(jí)的輸出做后級(jí)觸發(fā)器的時(shí)鐘D.可用后級(jí)的輸出做前級(jí)觸發(fā)器的時(shí)鐘43.三態(tài)輸出門(mén)的輸出端可以出現(xiàn)______、______和______三種狀態(tài)。44.由或與非門(mén)構(gòu)成的基本RS觸發(fā)器約束條件是______。45.欲獲得高穩(wěn)定度的矩形波，可以使用______電路。A.RC多諧振蕩器B.環(huán)形振蕩器C.單穩(wěn)態(tài)觸發(fā)器D.石英晶體振蕩器46.在下列ASCII字符中，最大的字符是______。A.“A”B.“z”C.“9”D.“0”47.電路如圖(a)所示，加在輸入端的波形如圖(b)所示，畫(huà)出輸出F的波形。

48.二極管的正向接法是電源的正極接______負(fù)極接______。49.PLD的基本結(jié)構(gòu)通常采用點(diǎn)陣表示。一般在線段的交叉處加______表示固定連接，加______表示可編程連接。50.常用的A/D轉(zhuǎn)換電路是______A/D轉(zhuǎn)換器。A.逐次漸近型B.雙積分型C.并聯(lián)型D.V-F型卷I參考答案一.歷年考點(diǎn)試題黑鉆版1.參考答案：1位，0和12.參考答案：解：用VerilogHDL設(shè)計(jì)異步清除功能的12進(jìn)制加法計(jì)數(shù)器的源程序adder12_a.v如下：

modulecnt12_a(clk,clr,q,cout);

input

clk,clr;

OUtputreg[3:0]

q;

outputreg

cout;

always@(posedgeclkornegedgeclr)

begin

if(～clr)q=0;

elsebegin

if(q==11)q=0;

elseq=q+1;

if(q==11)cout=1;

elsecout=0;end

end

endmodule

在源程序中，clk是時(shí)鐘輸入端，上升沿有效；clr是異步清除輸入端，下降沿(低電平)有效；q是計(jì)數(shù)器的4位狀態(tài)輸出端，cout是進(jìn)位輸出端。計(jì)數(shù)器的仿真結(jié)果如下圖所示。

計(jì)數(shù)器的仿真結(jié)果3.參考答案：11101111114.參考答案：B5.參考答案：計(jì)數(shù)器模值減16.參考答案：C7.參考答案：C8.參考答案：B9.參考答案：C10.參考答案：D11.參考答案：xor,xnor12.參考答案：B13.參考答案：譯碼；n，2n14.參考答案：A15.參考答案：空穴和自由電子16.參考答案：傳輸延遲的差異17.參考答案：C18.參考答案：D19.參考答案：C20.參考答案：notif1,notif021.參考答案：C22.參考答案：D23.參考答案：B24.參考答案：“0”，“1”25.參考答案：A26.參考答案：391.5927.參考答案：解：(1)單片計(jì)數(shù)器能實(shí)現(xiàn)的最大模值為16。

(2)用該計(jì)數(shù)器實(shí)現(xiàn)五進(jìn)制計(jì)數(shù)器的邏輯圖如圖所示。

(3)用該計(jì)數(shù)器實(shí)現(xiàn)六進(jìn)制計(jì)數(shù)器的邏輯圖如圖所示。

(4)該計(jì)數(shù)器實(shí)現(xiàn)30進(jìn)制計(jì)數(shù)器的邏輯圖如圖所示。

28.參考答案：C29.參考答案：974.5430.參考答案：C31.參考答案：能實(shí)現(xiàn)某種邏輯關(guān)系的電路32.參考答案：解：已知CT74161的模值是16，改變后的模值是12，預(yù)置數(shù)據(jù)值為

16-12=(4)10=(0100)2

由此得出的模12計(jì)數(shù)器電路如下圖所示。

33.參考答案：按權(quán)展開(kāi)34.參考答案：對(duì)應(yīng)輸入的最小項(xiàng)；或門(mén)35.參考答案：B36.參考答案：B37.參考答案：2×Re，0，2×R。38.參考答案：A39.參考答案：1～340.參考答案：源程序如下：

moduleCNT16(CLK,CLR,ET,Q3,Q2,Q1,Q0,OC);

input

CLK,CLR,ET;

output

Q3,Q2,Q1,Q0,OC;

reg

Q3,Q2,Q1,Q0,OC;

always@(posedgeCLKornegedgeCLR)

begin

if(～CLR){Q3,QZ,Q1,Q0}=0;

elseif(ET)begin

{Q3,Q2,Q1,Q0}={Q3,Q2,Q1,Q0}+1;

if({Q3,QZ,Q1,Q0}==15)OC=1;

elseOC=0;end

end