《FPGA結(jié)構(gòu)原理與應(yīng)用》課程教學(xué)大綱

《FPGA結(jié)構(gòu)原理與應(yīng)用》課程教學(xué)大綱課程編號：ABJD0532課程中文名稱：FPGA結(jié)構(gòu)原理與應(yīng)用課程英文名稱：FPGAarchitectureprincipleandapplication課程性質(zhì)：選修課程學(xué)分?jǐn)?shù)：3學(xué)分課程學(xué)時數(shù)：40學(xué)時授課對象：電子信息工程、電子科學(xué)與技術(shù)本課程的前導(dǎo)課程：電路、模擬電子技術(shù)、數(shù)字電子技一、課程簡介《FPGA結(jié)構(gòu)原理與應(yīng)用》課程是電子科學(xué)與技術(shù)專業(yè)選修的技術(shù)基礎(chǔ)課，具有非常重要的地位和作用。本課程的任務(wù)是使學(xué)生獲得模擬電子技術(shù)方面的基礎(chǔ)理論，基本知識和基本技能，培養(yǎng)學(xué)生分析問題和解決問題的能力，為以后深入學(xué)習(xí)有關(guān)電類課程打好基礎(chǔ)。在數(shù)字電路技術(shù)理論知識基礎(chǔ)上介紹了可編程邏輯器件的發(fā)展概況，內(nèi)部組成原理，要求學(xué)生在了解基本原理的基礎(chǔ)上重點(diǎn)掌握硬件描述語言VHDL的語法以及應(yīng)用，要求會用硬件描述語言編寫一定難度的程度，并在軟件Quartus中調(diào)試、仿真、實(shí)現(xiàn)。要求學(xué)生掌握EDA技術(shù)和可編程邏輯器件的原理、開發(fā)流程、配置和下載電路，掌握用VerilogHDL語言和EDA設(shè)計(jì)軟件設(shè)計(jì)基本數(shù)字電路和數(shù)字系統(tǒng)的方法。通過FPGA課程的學(xué)習(xí)，培養(yǎng)學(xué)生分析問題和解決問題的能力，在學(xué)習(xí)電子電路的基礎(chǔ)上，了解可編程邏輯器件的基本原理，掌握硬件描述語言，分析用硬件描述語言編程程序的方法和思路，并掌握在軟件中對程序調(diào)試和實(shí)現(xiàn)。本課程有48個課時，要求學(xué)生在掌握理路知識的基礎(chǔ)上，重點(diǎn)提高學(xué)生的動手能力，并在此基礎(chǔ)上，完成本課程的課程設(shè)計(jì)，學(xué)會設(shè)計(jì)具體電子電路并在FPGA上實(shí)現(xiàn)的能力。二、教學(xué)基本內(nèi)容和要求（一）緒論課程教學(xué)內(nèi)容：EDA技術(shù)的發(fā)展史。課程的重點(diǎn)、難點(diǎn)：重點(diǎn)：如何學(xué)習(xí),FPGA有何用途;難點(diǎn)：EDA基本設(shè)計(jì)方法,FPGA設(shè)計(jì)流程。課程教學(xué)要求： 掌握：FPGA系統(tǒng)組成，系統(tǒng)分類； 理解：FPGA設(shè)計(jì)來源；FPGA器件編程時所用語言以及IP核的概念。了解：EDA技術(shù)的發(fā)展史。 （二）FPGA的內(nèi)部結(jié)構(gòu)課程教學(xué)內(nèi)容：可編程邏輯器件(PLD)發(fā)展歷程，與或陣列的表示方法。課程的重點(diǎn)、難點(diǎn)：重點(diǎn)：內(nèi)部組成結(jié)構(gòu)。；難點(diǎn)：各類器件的不同特點(diǎn)。課程教學(xué)要求： 掌握：PROM、PAL、PLA、GAL的功能及特點(diǎn)，CPLD基本原理圖及使用特點(diǎn)； 理解：查找表LUT概念，F(xiàn)PGA典型結(jié)構(gòu)、邏輯陣列塊LAB結(jié)構(gòu)；了解：FPGA使用上的特點(diǎn)，F(xiàn)PGA與CPLD區(qū)別。（三）硬件描述語言Verilog課程教學(xué)內(nèi)容：硬件描述語言概念、硬件描述語言分類；課程的重點(diǎn)、難點(diǎn)：重點(diǎn)：結(jié)構(gòu)、定義；如何用VHDL語言編寫程序。難點(diǎn)：變量和信號的區(qū)別。。課程教學(xué)要求： 掌握：Verilog與C語言比較、分層次簡化設(shè)計(jì)思想。 理解：D觸發(fā)器描述、模塊的基本結(jié)構(gòu)。了解：標(biāo)識符、數(shù)據(jù)類型、電路描述的3種抽象級別。（四）Verilog的語句、運(yùn)算符與表達(dá)式課程教學(xué)內(nèi)容：過程語句、塊語句、賦值語句、條件語句、循環(huán)語句。課程的重點(diǎn)、難點(diǎn)：重點(diǎn)：邏輯運(yùn)算符參數(shù)的計(jì)算。難點(diǎn)：關(guān)系運(yùn)算符方式。課程教學(xué)要求： 掌握：邏輯運(yùn)算符、關(guān)系運(yùn)算符方式有和特點(diǎn)。 理解：位運(yùn)算符、歸約運(yùn)算符、條件運(yùn)算符的特點(diǎn)。了解：連接和復(fù)制運(yùn)算符的概念。（五）基本組合時序電路設(shè)計(jì)課程教學(xué)內(nèi)容：2選1多路選擇器以及相關(guān)電路的設(shè)計(jì)。課程的重點(diǎn)、難點(diǎn)：重點(diǎn)：2選1多路選擇器的特點(diǎn)，的作用、分類及計(jì)算。難點(diǎn)：寄存器電路的性能指標(biāo)。課程教學(xué)要求：掌握：、2-4譯碼器、同步復(fù)位部分的作用；理解：設(shè)置異步復(fù)位D觸發(fā)器、帶使能端的D觸發(fā)器了解：寄存器、計(jì)數(shù)器的性能，有哪些主要指標(biāo)。（六）分頻電路、狀態(tài)機(jī)課程教學(xué)內(nèi)容：分頻電路的分類、用途，分頻電路的結(jié)構(gòu)。課程的重點(diǎn)、難點(diǎn)：重點(diǎn)：狀態(tài)機(jī)的特性。難點(diǎn)：畫狀態(tài)轉(zhuǎn)換圖的具體方法。課程教學(xué)要求：掌握：Verilog語句描述的概念。理解：狀態(tài)機(jī)的概念、有限狀態(tài)機(jī)的標(biāo)準(zhǔn)模型等概念。了解：畫狀態(tài)轉(zhuǎn)換圖的步驟，用Verilog語言對狀態(tài)機(jī)進(jìn)行描述。（七）宏模塊課程教學(xué)內(nèi)容：ROM和宏的基本概念；分類及判別；性能的影響；課程的重點(diǎn)、難點(diǎn)：重點(diǎn)：宏概念的建立；難點(diǎn)：74161電路的分析估算。課程教學(xué)要求：掌握：常用存儲器分類、方法；性能的影響； 理解：簡單ROM建模、簡單RAM建模的概念，知道一般表達(dá)式，并了解意義；了解：宏功能模塊設(shè)計(jì)、計(jì)數(shù)器74161設(shè)計(jì)舉例問題。（八）設(shè)計(jì)的優(yōu)化課程教學(xué)內(nèi)容：集成電路概述；集成電路的組成；如何進(jìn)行設(shè)計(jì)優(yōu)化。課程的重點(diǎn)、難點(diǎn)：重點(diǎn)：集成電路設(shè)計(jì)的基本組成部分；集成運(yùn)放的優(yōu)化概念析。難點(diǎn)：集成優(yōu)化設(shè)計(jì)的主要技術(shù)指標(biāo)。三、實(shí)驗(yàn)教學(xué)內(nèi)容及基本要求從以下實(shí)驗(yàn)中做8學(xué)時實(shí)驗(yàn)：（一）一位半加器的設(shè)計(jì)（2學(xué)時）通過一個簡單的一位半加器的設(shè)計(jì)，熟悉開發(fā)環(huán)境，掌握組合邏輯電路的設(shè)計(jì)方法，初步了解可編程器件設(shè)計(jì)的全過程。（二）觸發(fā)器的設(shè)計(jì)（2學(xué)時）了解基本觸發(fā)器的工作原理，并學(xué)習(xí)QuartusII中基于原理圖設(shè)計(jì)的流程。以兩個與非門組成的基本觸發(fā)器為例，來分析其工作原理。根據(jù)與非邏輯關(guān)系，可以得到基本觸發(fā)器的狀態(tài)轉(zhuǎn)移真值表及簡化的真值表，利用QuartusII軟件，新建一個工程，并仿真。（三）優(yōu)先級8-3編器的設(shè)計(jì)（2學(xué)時）掌握EDA開發(fā)的基本流程，編碼器、譯碼器的實(shí)現(xiàn)原理，熟練使用IF條件語句，注意If語句與case語句的區(qū)別，case語句中，表達(dá)式是沒有優(yōu)先級的，而多條件的If語句的條件是有優(yōu)先級的，最前面的條件優(yōu)先級最高。（四）七人表決器設(shè)計(jì)（2學(xué)時）掌握EDA開發(fā)的基本流程，熟悉EDA實(shí)驗(yàn)箱，并學(xué)習(xí)用VHDL編寫復(fù)雜功能的代碼。七人表決器顧名思義就是由七個人來投票，當(dāng)同意的票數(shù)大于或者等于4人時，則認(rèn)為同意；反之，當(dāng)否決的票數(shù)大于或者等于4人時，則認(rèn)為不同意。實(shí)驗(yàn)中用7個撥擋開關(guān)來表示七個人，當(dāng)對應(yīng)的撥擋開關(guān)輸入為‘1’時，表示此人同意；否則若撥擋開關(guān)輸入為‘0’時，則表示此人反對。表決的結(jié)果用一個LED表示，若表決的結(jié)果為同意，則LED被點(diǎn)亮；否則，如果表決的結(jié)果為反對，則LED不會被點(diǎn)亮。用數(shù)碼管指示同意的投票數(shù)。按FPGA設(shè)計(jì)流程,利用EDA/SOPC-II+實(shí)驗(yàn)箱中的撥擋開關(guān)模塊和LED及數(shù)碼管來實(shí)現(xiàn)其功能。基本要求：1.訓(xùn)練實(shí)驗(yàn)操作技能，培養(yǎng)分析并解決工程實(shí)際問題的能力；2.掌握FPGA實(shí)驗(yàn)系統(tǒng)的使用方法，熟悉模擬電子實(shí)驗(yàn)設(shè)備；3.能組成簡單的電子系統(tǒng)，能按電子系統(tǒng)接線和查線，能查找簡單的實(shí)驗(yàn)故障并加以排除；4.培養(yǎng)學(xué)生的綜合性與設(shè)計(jì)性實(shí)驗(yàn)?zāi)芰?。四、教學(xué)方法與手段在該門課程的教學(xué)過程中，從學(xué)生未來的職業(yè)能力出發(fā)，貫徹了項(xiàng)目式教學(xué)和“理實(shí)一體化”的教學(xué)理念和模式，以行動為導(dǎo)向，以實(shí)踐為先導(dǎo)，讓學(xué)生扎實(shí)掌握所學(xué)知識和技能。結(jié)合課程，應(yīng)安排相應(yīng)的課堂演示實(shí)驗(yàn)和實(shí)驗(yàn)室學(xué)生實(shí)驗(yàn)，在整門課程結(jié)束后，安排一次實(shí)訓(xùn)，以提高學(xué)生的實(shí)際技能和實(shí)踐動手能力。教學(xué)過程中，可多在多媒體教室結(jié)合實(shí)物，多做演示實(shí)驗(yàn)，并適當(dāng)采用多媒體投影系統(tǒng)來輔助教學(xué)。并結(jié)合課程建設(shè)，組織學(xué)生開展課外科技活動和科技服務(wù)，體現(xiàn)了對學(xué)生實(shí)踐技能和綜合素質(zhì)的培養(yǎng)和鍛煉。教學(xué)方法——講授式教學(xué)法+四步教學(xué)法；教學(xué)手段——案例分析、小組式學(xué)習(xí)。五、各教學(xué)環(huán)節(jié)學(xué)時分配章節(jié)與內(nèi)容課時作業(yè)量備注緒論2FPGA的內(nèi)部結(jié)構(gòu)6硬件描述語言Verilog82Verilog的語句、運(yùn)算符與表達(dá)式42基本組合時序電路設(shè)計(jì)2分頻電路、狀態(tài)機(jī)2宏模塊82設(shè)計(jì)的優(yōu)化6總復(fù)習(xí)2合計(jì)40說明：實(shí)驗(yàn)安排可根據(jù)具體情況由教研室做適當(dāng)調(diào)整。六、考核方式與成績評定標(biāo)準(zhǔn)1、考核方法出勤30%，平時作業(yè)和平