采用可編輯邏輯器件實現(xiàn)MVB總線分析結(jié)構(gòu)的設(shè)計

采用可編輯邏輯器件實現(xiàn)MVB總線分析結(jié)構(gòu)的設(shè)計1引言隨著高速鐵路的迅速發(fā)展以及機車車輛的現(xiàn)代化發(fā)展趨勢，對列車總線的可靠性、安全性、通訊實時性的要求進一步提高，國內(nèi)的傳統(tǒng)的現(xiàn)場總線難于滿足要求，而多功能車輛總線（MVB）是快速的過程控制總線，能提供最佳的響應速度，且適合用作車輛總線，這就使得MVB逐漸成為下一代車輛的通信總線標準。隨著MVB通信網(wǎng)絡(luò)應用的日益廣泛，我國鐵道部已將其作為列車通信的標準平臺，國內(nèi)鐵路軌道交通設(shè)備制造企業(yè)也相繼從國外引進裝備有MVB網(wǎng)絡(luò)的列車微機控制系統(tǒng)，一些部門也開展了MVB相關(guān)產(chǎn)品的國產(chǎn)化研究和自主研發(fā)工作。為了確保不同設(shè)備制造廠家生產(chǎn)設(shè)備的兼容性，也為了驗證所研發(fā)的MVB產(chǎn)品的協(xié)議一致性，必須對各個MVB設(shè)備進行協(xié)議一致性測試，以提高MVB設(shè)備互連的成功率。在MVB的設(shè)計和實施過程中，正確地分析出MVB總線運行狀態(tài)是一個重要的工作。因此對MVB網(wǎng)絡(luò)進行分析是進一步研究MVB技術(shù)的必備手段。2MVB協(xié)議簡介MVB在物理層可以使用3種不同的物理介質(zhì)：無隔離的短距離電氣介質(zhì)ESD、有隔離的中距離電氣質(zhì)EMD和長距離光纖介質(zhì)OGF，所有的介質(zhì)均采用1.5Mb／s的傳輸速率。MVB對總線的介質(zhì)訪問采用集中控制、周期性分配的主一從方式，由總線上惟一的總線管理器即主設(shè)備集中控制介質(zhì)的存取。工作時主設(shè)備將總線帶（每個基本周期）分為周期性預先分配（周期相）和非周期性按需分配（偶發(fā)相）兩部分。周期相用于緊迫性、時性要求高且短小的周期性過程變量數(shù)據(jù)的傳輸速度、電機電流、司機命令等；偶發(fā)相則用于傳輸冗長但不頻繁的非周期性的消息數(shù)據(jù)，如設(shè)備診斷或旅信息。為滿足MVB在鏈路層上提供的2類數(shù)據(jù)通信服務的要求，TCN標準在MVB上定義了與總線類無關(guān)的實時協(xié)議RTP。從應用層看，RTP提供了2種類型的通信服務：過程變量和消息服務。過程變量服務的協(xié)議只包含物理層、鏈路層（分為介質(zhì)存取控制MAC子層和邏輯鏈路控制LLC子層）應用層3個層次，用以傳輸周期性的控制命令和控制變量，以實現(xiàn)控制的實時性要求。其中鏈路層主要通過鏈路過程數(shù)據(jù)接口LPI處理端口和通信緩存的操作，完成協(xié)議大部分的工作；應用層則通過應用變量接口AVI處理過程變量的訪問。3MVB總線分析結(jié)構(gòu)設(shè)計MVB網(wǎng)絡(luò)上傳輸?shù)倪^程變量數(shù)據(jù)是通過主從幀應答與周期性廣播的形式，總線分析儀可連接在MVB網(wǎng)絡(luò)中時刻監(jiān)聽MVB網(wǎng)絡(luò)中傳輸?shù)膸瑪?shù)據(jù)。MVB總線分析儀按功能可分為譯碼模塊、控制模塊、存儲模塊和PC／104接口模塊4個部分，系統(tǒng)設(shè)計總體框圖如圖1所示。譯碼模塊采集總線上的數(shù)據(jù)，將數(shù)據(jù)傳送給控制模塊，控制模塊則根據(jù)幀的不同情況寫入存儲模塊，存儲模塊用于存儲幀數(shù)據(jù)，而對上位機提供PC／104接口。3.1譯碼模塊在MVB網(wǎng)絡(luò)中采用曼徹斯特編碼，數(shù)據(jù)傳輸速率為1.5Mb／s，采樣頻率為數(shù)據(jù)傳送頻率的16倍頻率即24MHz（周期為41.67ns），因而一個完美的數(shù)據(jù)波形應為8個低電平和8個高電平，如圖2（a）所示。在非理想的狀態(tài)下，曼徹斯碼高低電平的持續(xù)時間會在一個有限的范圍內(nèi)隨機的變化，當這種變化是連續(xù)的變長或者連續(xù)的變短時，就有可能造成計數(shù)器的失步，如圖2（b）所示。造成這一失步的根本原因是計數(shù)器的歸零是不受控制的，而采樣這一動作的觸發(fā)又是受制于計數(shù)器的，4b計數(shù)器的歸零完全是24MHz時鐘驅(qū)動下累加的結(jié)果（0000～1111的循環(huán)累加）。因而當出現(xiàn)電平連續(xù)變長或連續(xù)變短的情況時，本應該在每個曼徹斯碼周期結(jié)束后歸零的計數(shù)器不能在下個曼徹斯碼周期到來時回復到初始狀態(tài)即“0000”，這種錯誤的不斷累積將導致譯碼的失步（位失步）。這里是采取如下措施解決這一問題：檢測每位曼徹斯碼中必然出現(xiàn)的電平跳變沿，將這一跳變沿作為計數(shù)器的控制信號；當此信號有效即將計數(shù)器置于理想狀態(tài)，這樣在每位曼徹斯碼中，計數(shù)器都能夠進行1次與MVB串行信號的同步。3.2控制模塊控制邏輯接收解碼器單元解碼后的信號，如果幀不完整或者CRC校驗錯誤，則加錯誤標志2直接與入存儲單元；幀完整則需要判斷主從幀；如果主幀則可直接加標志0寫入存儲單元；如果為從幀，則需要判斷從幀到達時間是否滿足要求；如果符合要求則加標志1寫入存儲單元。否則加標志2寫入存儲單元，整個控制邏輯的狀態(tài)轉(zhuǎn)移如圖3所示。3.3存儲模塊通信存儲器是MVB總線分析儀的重要組成部分，它負責存儲MVB總線通信的數(shù)據(jù)，因此MVB與上位機通過PC／104接口模塊會頻繁的訪問通信存儲器進行數(shù)據(jù)的讀操作。實現(xiàn)通信存儲器有3種方式：用FPGA內(nèi)部自帶的RAM資源實現(xiàn)；用FPGA內(nèi)部的寄存器實現(xiàn)；用外部存儲器，例如SRAM，E2PROM等實現(xiàn)。最終選用FPGA內(nèi)部自帶的RAM資源實現(xiàn)通信存儲器。原因包括以下幾點：現(xiàn)在高級的FPGA都帶有大小不等的片內(nèi)RAM資源，如果使用外部的存儲器，則需要一些擴展電路因此導致電路變的復雜，增加了不穩(wěn)定性的同時也帶來了外部寄存器的訪問延遲問題。經(jīng)過比較，選用FPGA內(nèi)部RAM實現(xiàn)通信存儲器是較好的方案。3.4PC104接口模塊PC104接口有4種訪問方式：8位存儲器、16位存儲器、8位I／O和16位I／O。這里是8位存儲器方式，邏輯實現(xiàn)和布線都相對簡單。通過PC104總線接口，設(shè)備可以連接到PC104總線上并作為PC104總線上的一個標準設(shè)備使用。上位機可以通過PC104總線訪問設(shè)備和通信存儲器。一類設(shè)備只是CPU控制的設(shè)備之一，因而分配的內(nèi)存空間有限制的。內(nèi)存空間為0xD0000～0xE0000，需要地址譯碼將設(shè)備的通信存儲器映射到CPU的該內(nèi)存區(qū)。PC104采用堆棧式結(jié)構(gòu)，單列雙排插針和插孔，P1：64針，P2：40針，合計104個總線信號，接口引腳定義如表1所示。4實驗與應用實驗室里在實驗室搭建的MVB網(wǎng)絡(luò)如圖4所示，MVB網(wǎng)絡(luò)由MVB主設(shè)備DUAGON公司的總線管理器D412，MVBC01芯片設(shè)計的MVB一類設(shè)備1與FPGA設(shè)計的MVB一類設(shè)備2與設(shè)備3。MVB總線分析儀連接MVB網(wǎng)絡(luò)，上位機通過PC／104總線讀取MVB總線分析儀存儲模塊，MVB總線分析儀完整存儲了總線上數(shù)據(jù)，其中在所有獲得的數(shù)據(jù)中不完整的從幀數(shù)據(jù)如表2所示。根據(jù)對采集到的不完整幀數(shù)據(jù)的分析，幀不完整的原因主要體現(xiàn)在幀頭的不正確（存在高電平或低電平時間過長或過短），CRC校驗錯誤（生成的CRC不正確），幀數(shù)據(jù)不完整，結(jié)束符時間過短。對主從幀數(shù)據(jù)對應關(guān)系來看，當總線上傳輸主幀時，設(shè)備應發(fā)送但沒有發(fā)送從幀的現(xiàn)象出現(xiàn)，針對這些問題可以逐一檢查FPGA等可編程器件里邏輯設(shè)計錯誤，通過改進減少不完整幀的出現(xiàn)，從而保證自主研