基于FPGA的超寬帶數(shù)字下變頻設(shè)計(jì)

基于FPGA的超寬帶數(shù)字下變頻設(shè)計(jì)1.引言隨著雷達(dá)應(yīng)用需求的提高和數(shù)字信號(hào)處理技術(shù)的迅速發(fā)展，對(duì)雷達(dá)接收系統(tǒng)的設(shè)計(jì)也越來(lái)越希望符合軟件無(wú)線電的設(shè)計(jì)思想，即將ADC盡可能靠近天線，將接收到的模擬信號(hào)盡早數(shù)字化。數(shù)字化的中頻信號(hào)通?；贔PGA實(shí)現(xiàn)數(shù)字下變頻獲得基帶I/Q信號(hào)，但隨著信號(hào)載頻和帶寬的不斷提高，也需要更加高速的ADC完成信號(hào)采樣，于是對(duì)數(shù)字下變頻的處理要求也越來(lái)越高。在超寬帶雷達(dá)接收系統(tǒng)中，高速的數(shù)據(jù)率使得基于FPGA的寬帶數(shù)字下變頻算法已不再適合采用傳統(tǒng)的串行結(jié)構(gòu)實(shí)現(xiàn)，本文介紹了一種基于并行多相濾波結(jié)構(gòu)的超寬帶數(shù)字下變頻設(shè)計(jì)方法，其并行的流水處理方式使得高速數(shù)據(jù)無(wú)需緩存，處理帶寬也相應(yīng)大大提高。2.設(shè)計(jì)原理根據(jù)帶通采樣定理，在數(shù)字中頻接收系統(tǒng)中采樣率sf與信號(hào)中頻cf。滿足（其中M為正整數(shù)）時(shí)，數(shù)字混頻算法最為簡(jiǎn)單，尤其是在采樣率較高的超寬帶數(shù)字接收系統(tǒng)中，滿足此條件可以簡(jiǎn)化設(shè)計(jì)、便于工程實(shí)現(xiàn)。在本文的超寬帶數(shù)字接收系統(tǒng)中，采樣率和接收帶寬都較大，低通濾波器設(shè)計(jì)采用多相結(jié)構(gòu)。設(shè)低通濾波器的沖激響應(yīng)為h（n），其Z變換為：這樣即完成濾波器系數(shù)的多相分解，在工程實(shí)現(xiàn)時(shí)在工程實(shí)現(xiàn)時(shí)，可以根據(jù)需要采用先抽取再濾波的方式降低對(duì)硬件處理速度的要求，并提高實(shí)時(shí)處理能力。數(shù)字下變頻仿真和設(shè)計(jì)主要基于FPGA系統(tǒng)級(jí)設(shè)計(jì)工具SystemGenerator（SysGen）完成，它能夠?qū)崿F(xiàn)從算法模型向FPGA硬件的直接遷移。工程實(shí)現(xiàn)主要包含數(shù)字混頻、并行多相濾波和數(shù)據(jù)抽取三部分，其中數(shù)字混頻過(guò)程同時(shí)實(shí)現(xiàn)了2倍抽取，并行多相濾波后得到大帶寬信號(hào)的基帶I/Q數(shù)據(jù)，再對(duì)此基帶信號(hào)進(jìn)行2倍或多倍抽取即可實(shí)現(xiàn)對(duì)較小帶寬的抽取。以并行八相濾波分解結(jié)構(gòu)為例，數(shù)字下變頻算法結(jié)構(gòu)如圖1所示。3.算法實(shí)現(xiàn)本文的超寬帶數(shù)字接收系統(tǒng)中，要求信號(hào)中頻為400MHz，采樣率為1600MHz，輸入信號(hào)帶寬包含600MHz和350MHz兩種。根據(jù)后續(xù)處理系統(tǒng)需求，數(shù)字下變頻后對(duì)基帶信號(hào)分別進(jìn)行2倍和4倍抽取，抽取后的數(shù)據(jù)率分別為800MHz和400MHz.高速ADC選擇TI公司的ADC083000，其采樣率和全功率帶寬均達(dá)到3GHz;FPGA選擇Xilinx公司Virtex-6系列的XC6VSX315T，其具有較多的DSP48E資源，非常適合用于數(shù)字下變頻算法中占用資源較多的數(shù)字濾波器設(shè)計(jì)。3.1高速數(shù)字信號(hào)預(yù)處理ADC采樣后的高速數(shù)字中頻信號(hào)是通過(guò)4路速率為400MHz的并行總線輸入至FPGA的，如此高速的信號(hào)顯然不易在FPGA中直接進(jìn)行數(shù)字下變頻處理。為了適應(yīng)FPGA進(jìn)行數(shù)字下變頻時(shí)的處理速度，保證其在常溫和高低溫下均穩(wěn)定工作，首先需要對(duì)高速數(shù)字信號(hào)進(jìn)行降速預(yù)處理。Virtex-6系列FPGA擁有專用的雙倍數(shù)據(jù)速率寄存器IDDR可以實(shí)現(xiàn)數(shù)據(jù)率降低一倍，其下降沿?cái)?shù)據(jù)由輸入時(shí)鐘的反轉(zhuǎn)進(jìn)行控制，算法實(shí)現(xiàn)如圖2所示。經(jīng)降速處理后，輸入至FPGA的4路并行、速率為400MHz的高速信號(hào)就變成8路并行、速率為200MHz的較低速信號(hào)，這樣的數(shù)據(jù)率非常適合FPGA處理。3.2數(shù)字混頻由于信號(hào)中頻400MHz與采樣率1600MHz符合fc/fs=1/4的對(duì)應(yīng)關(guān)系，數(shù)字本振就只有1、-1和0這樣的簡(jiǎn)單序列，于是數(shù)字混頻過(guò)程也就變成了加減運(yùn)算。假設(shè)降速預(yù)處理后的8路并行信號(hào)為（x1，x2，x3，x4，x5，x6，x7，x8），則混頻后I路并行信號(hào)為（x1，0，-x3，0，x5，0，-x7，0），Q路并行信號(hào)為（0，x2，0，-x4，0，x6，0，-x8，）。本文中輸入信號(hào)最大帶寬為600MHz，因此數(shù)字下變頻后抽取倍數(shù)最小應(yīng)為2，而數(shù)字混頻后I/Q各產(chǎn)生了4路并行為0的數(shù)據(jù)，這樣混頻過(guò)程中恰好可以實(shí)現(xiàn)2倍抽取，于是抽取后I路的4個(gè)并行支路信號(hào)為（x1，-x3，x5，-x7），Q路的4個(gè)并行支路信號(hào)為（x2，-x4，x6，-x8）。實(shí)際工程實(shí)現(xiàn)時(shí)，數(shù)字混頻過(guò)程只需將輸入的8路并行AD信號(hào)分成兩組即可，加減運(yùn)算與后面的并行多相濾波一起處理。3.3并行多相濾波輸入信號(hào)包含600MHz和350MHz兩種帶寬，為滿足濾波器系數(shù)多相分解及重加載的需要，F(xiàn)IR低通濾波器統(tǒng)一設(shè)計(jì)為63階、64個(gè)系數(shù)，頻響特性如圖3所示。并行多相濾波算法最重要的環(huán)節(jié)就是系數(shù)分解，系數(shù)分解先進(jìn)行二相分解，再各自進(jìn)行四相分解，并獲得8個(gè)支路I/Q信號(hào)的系數(shù)。數(shù)字混頻及2倍抽取后，I路信號(hào)僅保留了奇數(shù)支路，Q路信號(hào)則僅保留了偶數(shù)支路，并且濾波算法實(shí)際上是乘累加的線性卷積過(guò)程，這樣I路低通濾波就僅使用FIR濾波器系數(shù)的偶數(shù)部分，同時(shí)Q路低通濾波就僅使用FIR濾波器系數(shù)的奇數(shù)部分，因此可以將濾波器系數(shù)首先進(jìn)行二相分解。為滿足系數(shù)重加載設(shè)計(jì)需求，并行多相分解后每個(gè)支路的系數(shù)長(zhǎng)度應(yīng)該一致，這樣FIR低通濾波器系