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我與賽靈思FPGA的故事”:ZYNQ在前面的幾個例子中,我們經(jīng)常會看到AXI接口或是總線,那么AXI到底是什么呢?如果你想進行系統(tǒng)的了解,可以查閱Xilinx的文檔UG761《AXIReferenceGuide》。這里如文章題目,只是做一個簡答的介紹,主要提煉出一些知識點。大部分是翻譯的那篇文章,有的地方為了表述準確,直接引用原文。AXI全稱AdvancedeXtensibleInterface,是Xilinx從6系列的FPGA開始引入的一個接口協(xié)議,主要描述了主設備和從設備之間的數(shù)據(jù)傳輸方式。在ZYNQ中繼續(xù)使用,版本是AXI4,所以我們經(jīng)常會看到AXI4.0,ZYNQ內(nèi)部設備都有AXI接口。其實AXI就是ARM公司提出的AMBA(AdvancedMicrocontrollerBusArchitecture)的一個部分,是一種高性能、高帶寬、低延遲的片內(nèi)總線,也用來替代以前的AHB和APB總線。第一個版本的AXI(AXI3)包含在2003年發(fā)布的AMBA3.0中,AXI的第二個版本AXI(AXI4)包含在2010年發(fā)布的AMBA4.0之中。AXI協(xié)議具有如下特點:
.總線的地址/控制和數(shù)據(jù)通道是分離的;
.支持不對齊的數(shù)據(jù)傳輸;
.在突發(fā)數(shù)據(jù)傳輸中只需要首地址;
.同時具有分離讀/寫數(shù)據(jù)通道;
.支持顯著傳輸訪問和亂序訪問;
.更加容易進行時序收斂AXI4包含三種接口:
.AXI4——Forhigh-performancememory-mappedrequirements.
.AXI4-Lite——Forsimple,low-throughputmemory-mappedcommunication(forexample,toandfromcontrolandstatusregisters).
.AXI4-Stream——Forhigh-speedstreamingdata.從上面的描述可以看出,AXI4協(xié)議相當于原來的AHB協(xié)議,提供高速的系統(tǒng)內(nèi)部互連通道,可以支持burst模式,主要用于處理器訪問存儲等需要高速數(shù)據(jù)的場合;AXI4-Lite為外設童工單個數(shù)據(jù)傳輸,相當于原來的APB協(xié)議,用于訪問一些低速外設;AXI4-Stream接口就像FIFO一樣,數(shù)據(jù)傳輸?shù)臅r候不需要地址,而是主從設備直接連續(xù)讀寫數(shù)據(jù),主要用于如視頻、高速AD、PCIe、DMA接口等需要高速數(shù)據(jù)傳輸?shù)膱龊?,跟Xilinx原來的LocalLink協(xié)議類似。AXIInterconnect
AXI協(xié)議嚴格的講是一個點對點的主從接口協(xié)議,當多個外設需要互相交互數(shù)據(jù)時,我們需要加入一個AXIInterconnect模塊,也就是AXI互聯(lián)矩陣,作用是提供將一個或多個AXI主設備連接到一個或多個AXI從設備的一種交換機制(有點類似于交換機里面的交換矩陣)。Xilinx為我們提供了實現(xiàn)這種互聯(lián)矩陣的IP核axi_interconnect_1,在前面的例子中,我們在XPS中可以看到。這個IP核最多可以支持16個主設備、16個從設備,如果需要更多的接口,可以多加入幾個IP核。關(guān)于AXIInterconnect更多的知識,可參考Xilinx官方文檔DS768。AXI4和AXI4-Lite接口包含5個不同的通道:
.ReadAddressChannel
.WriteAddressChannel
.ReadDataChannel
.WriteDataChannel
.WriteResponseChannel其中每個通道都是一個獨立的AXI握手協(xié)議。下面兩個圖分別顯示了讀和寫的模型:ZYNQ中的AXI接口共有9個,主要用于PS與PL的互聯(lián),包含以下三個類型:
.AXI_ACP接口,是ARM多核架構(gòu)下定義的一種接口,中文翻譯為加速器一致性端口,用來管理DMA之類的不帶緩存的AXI外設,PS端是Slave接口。
.AXI_HP接口,是高性能/帶寬的AXI3.0標準的接口,總共有四個,PL模塊作為主設備連接。主要用于PL訪問PS上的存儲器(DDR和On-ChipRAM)
.AXI_GP接口,是通用的AXI接口,總共有四個,包括兩個32位主設備接口和兩個32位從設備接口。其實,在具體設計中我們往往
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