SignalTapII ELA設(shè)計的FPGA在線調(diào)試技術(shù)

SignalTapIIELA設(shè)計的FPGA在線調(diào)試技術(shù)在設(shè)計基于FPGA的電子系統(tǒng)時，一般需要用示波器、邏輯分析儀等外部測試設(shè)備進(jìn)行輸入輸出信號的測試，借助測試探頭把信號送到測試設(shè)備上進(jìn)行觀察分析。當(dāng)然，前提是需要保留足夠多的引腳，以便能選擇信號來驅(qū)動I／O進(jìn)行測試。但是外部的測試設(shè)備在測試FPGA系統(tǒng)時，常會遇到這樣的情況：FPGA的I／O引腳數(shù)量不夠豐富，PCB布線和封裝丁藝復(fù)雜導(dǎo)致I／O引腳引出困難，外部測試探頭有影響FPGA信號時序和完整性的可能。

如果能在FPGA內(nèi)部嵌入具有外部測試設(shè)備功能的邏輯測試模塊，那么以上問題就可以一一解決。SignalTapII就是這樣一種嵌入式邏輯分析器(embeddedlogicanaIyzer)，簡稱為SignalTapIIELA。它是QuartusII軟件中集成的內(nèi)部邏輯分析軟件，使用它可以實(shí)時觀察內(nèi)部信號波形，方便用戶查找設(shè)計的缺陷。

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SignalTapIIELA的原理

SignalTapIIELA是Quartus軟件中第二代系統(tǒng)級調(diào)試工具。將SignalTapIIELA代碼和系統(tǒng)邏輯代碼組合交由QuartusII編譯、綜合、布局布線，生成sol文件中內(nèi)含SignalTapIIELA，把sof文件配置到FPGA內(nèi)。FPGA運(yùn)行時，一旦滿足待測信號的觸發(fā)條件，SignalTapIIELA就立即啟動，按照采樣時鐘的頻率捕獲待測信號數(shù)據(jù)并暫存于FPGA片內(nèi)的RAM中，采樣數(shù)據(jù)不斷刷新片內(nèi)存儲器，最后通過JTAG口將捕獲的信號從片內(nèi)RAM傳至QuartusII實(shí)時顯示。SignalTapIIELA的原理流程如圖1所示。

實(shí)際工程中，加入SignalTapIIELA不會影響系統(tǒng)原有的邏輯功能。

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SignalTapIIELA的配置

SignalTapIIELA基本配置過程如下：

①添加采樣時鐘。SignalTaplIELA在時鐘的上升沿進(jìn)行采樣，可以使用設(shè)計系統(tǒng)中的任何信號作為采樣時鐘，根據(jù)Altera公司的建議最好使用同步系統(tǒng)全局時鐘作為采樣時鐘。但是在實(shí)際應(yīng)用中，多數(shù)使用獨(dú)立的采樣時鐘，這樣能采樣到被測系統(tǒng)中的慢速信號，或與工作時鐘相關(guān)的信號。當(dāng)然采樣時鐘的頻率要大于被測信號的最高頻率，否則被測信號波形會有較大誤差。

②定義采樣深度。采樣深度決定了待測信號采樣存儲的大小，而可以采樣的深度是根據(jù)設(shè)計中剩余的RAM塊容量和待測信號的個數(shù)決定的。若待測信號較多，則在同樣I／OBank個數(shù)情況下采樣深度較淺。待測信號個數(shù)的增減和采樣深度的深淺會直接改變RAM塊的占用情況，采樣深度的范圍為0～128KB。

③定義RAM類型。設(shè)置占用片內(nèi)何種RAM塊資源，隨著采樣深度的改變，RAM塊的數(shù)據(jù)線和地址線寬度可以分割成多種組合。例如：采樣深度是1KB，RAM數(shù)據(jù)線、地址線可以分割成2×512或4×256等多種組合。依此類推。

④定義觸發(fā)位置。Pretriggerposition表示采樣到的數(shù)據(jù)12％為觸發(fā)前，88％為觸發(fā)后；Centertriggerposition表示采樣的數(shù)據(jù)處于觸發(fā)前后各一半；Posttriggerposition表示采樣到的數(shù)據(jù)88％為觸發(fā)前，12％為觸發(fā)后。

⑤觸發(fā)條件級數(shù)設(shè)置。SignalTapIIELA支持多觸發(fā)級的觸發(fā)方式，最多可支持10級觸發(fā)，幫助濾除不相干的數(shù)據(jù)，更快地找到需要的數(shù)據(jù)。若有多級觸發(fā)條件，首先分析第一級觸發(fā)條件。若第一級為TRUE，則轉(zhuǎn)到分析第二級是否滿足，直到分析完所有觸發(fā)條件均為TRUE才最終觸發(fā)時鐘采樣數(shù)據(jù)。

⑥觸發(fā)條件。設(shè)定約束性的觸發(fā)條件?？梢栽试S單個信號的獨(dú)立觸發(fā)條件Basic，直接采用單個外部或設(shè)計模塊內(nèi)部的信號；也可以允許多個節(jié)點(diǎn)信號的組合觸發(fā)條件Advanced，構(gòu)成觸發(fā)函數(shù)的觸發(fā)條件方程。例如：使能信號ENA與4位輸出信號Q相與后觸發(fā)，觸發(fā)條件=ENA&(Q=15)。

⑦添加待測信號。可以使用NodeFinder中的SignalTapIIELAFilter查找所有預(yù)綜合和布局布線后的SignalTapIIELA節(jié)點(diǎn)，添加待測的中間信號和端口信號。SignalTapIIELA不可測試的信號包括：邏輯單元的進(jìn)位信號、PLL的時鐘輸出、JTAG引腳信號、LVDS(低壓差分)信號等。

完成STP配置，將sof文件配置到FPGA，運(yùn)行SignalTapIIELA，當(dāng)待測信號條件滿足時，數(shù)據(jù)捕獲開始，捕獲的數(shù)據(jù)以波形的形式表示出來。SignalTapIIELA也可將捕獲數(shù)據(jù)通過多余的I／O引腳輸出，以供外部的測試設(shè)備使用。

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實(shí)例分析

本文以一個基于DDRSDRAM高速數(shù)據(jù)采集IP核的設(shè)計為例，具體說明如何用SignalTapIIELA來進(jìn)行FPGA在線調(diào)試。使用Altera公司的器件CyclonelI系列FPGAEP2C5F256C6，該器件支持SignalTapIIELA。

當(dāng)前需要測試來自3個模塊的信號：外部存儲器DDRSDRAM與FPGA的接口信號、FPGA內(nèi)部輸入輸出PIO寄存器信號、FPGA內(nèi)部RAM接口信號。

先關(guān)閉增量編譯，設(shè)置采樣時鐘為外部獨(dú)立時鐘CLK=50MHz；采樣深度為256；RAM類型為M4K，數(shù)據(jù)寬度分割為256×1；觸發(fā)位置為Pretriggerposition；觸發(fā)信號為DDRSDRAM讀操作信號；觸發(fā)條件為Basic單信號觸發(fā)；觸發(fā)條件級數(shù)為1級。從圖2可知，該觸發(fā)信號設(shè)置為上升沿觸發(fā)有效。重新編譯后將包含SignalTapIIELA的sof配置文件下載到FPGA中，圖3即是從SignalTapIIELA數(shù)據(jù)窗觀察到的來自FPGA內(nèi)部實(shí)時信號的捕獲波形。

如果設(shè)計文件中添加SignalTapIIELA后編譯時間顯著增加，可以考慮使用StartAnalysis&Elaboration代替StartAnalysis&Synthesis，這樣可以顯著縮短編譯時間。

加入SignalTapIIELA后，如果發(fā)現(xiàn)一些用于調(diào)試的邏輯(比如調(diào)試用的計數(shù)器)被優(yōu)化掉，不能出現(xiàn)在波形中，可以嘗試這樣解決：在HDL設(shè)計文件中對要調(diào)試的信號添加保持或保護(hù)屬性。

保持屬性主要用于信號和網(wǎng)絡(luò)節(jié)點(diǎn)。代碼如下(以VHDL為例)：

signalmy_signal：bit；

attributesyn_keep：boolean；

attributesyn_keepofmy_signalsignalistrue；

保護(hù)屬性主要用于寄存器。代碼如下(以VHDL為例)：

signalmy_reg：std_logic；

attributepreserve：boolean；

attributepreserveofmy_signal：signalistrue；

通過改變待測信號的觸發(fā)方式和條件，可以捕獲到其他相類似的信號波形，這里就不一一列舉。

需要注意的是，SignalTapIIELA本身是一塊獨(dú)立邏輯資源，需要占據(jù)FPGA資源。比如RAM、LE等，資源消耗量與需采集的數(shù)據(jù)量成正比，采集存儲的數(shù)據(jù)深度由設(shè)計中的內(nèi)部RAM剩余大小決定。在調(diào)試完成后，需將SignalTapIIELA從系統(tǒng)邏輯設(shè)計中移除，以免浪費(fèi)