EDA期末復習題試題添加版

1、ASIC的中文含義是：專用集成電路2、CPLD內部含有多個邏輯單元塊，每個邏輯單元塊相當于一個GAL器件3、CPLD的一般采用與－或陣列4、CPLD的中文含義是復雜可編程邏輯器件5、CPLD的基本結構看成由可編程邏輯宏單元、可編程I/O控制模塊和可編程內部連線等三部分組成。6、FPGA的一般采用查找表結構。7、復雜可編程邏輯器件的主要有CPLD和FPGA。8、FPGA的中文含義是現場可編程門陣列9、FPGA由可編程邏輯塊（CLB）、可編程互連單元（I/O）和可編程互連三種可編程電路和一個SRAM結構的配置存儲單元組成。10、簡單可編程邏輯器件的主要有PROM、PLA、PAL、GAL11、PLD的中文含義是：可編程邏輯器件12、VHDL的全拼VeryhighspeedintegratedHardwareDescriptionLanguage13、一個完整的VHDL程序包括庫、程序包、實體、結構體和配置14、“與－或”結構的可編程邏輯器件主要由四部分構成：輸入電路、可編程“與”陣列、可編程或陣列、輸出電路15、在VHDL中主要有哪三種重載現象參數類型的重載；參數數目的重載；函數返回類型的重載。16、在設計中，常常采用的設計方法有直接設計方法、自頂向下和自底向上的設計方法。17、子程序有即過程（PROCEDURE）、函數〔FUNCTION〕兩種類型18.EDA：電子設計自動化19.LAB：邏輯陣列塊20.ESB：嵌入式系統(tǒng)塊21.FASTTRACK：快速通道22.同步：各個邏輯單元共用一個時鐘23．信號與變量使用時有何區(qū)別？（1）值的代入形式不同。（2）變量值可以送給信號，信號值不能送給變量。（3）信號是全局量，變量是局部量。（4）操作過程不同。24．VHDL語言在結構上分為哪幾部分？VHDL語言在結構上一般分為實體（ENTITY）與結構體（ARCHITECTURE）兩大部分。25.說明端口模式INOUT和BUFFER有何異同點。答：INOUT：雙向端口；BUFFER：輸出并向內部反饋。INOUT是雙向信號，既可輸入又可輸出。BUFFER是輸出并向內部反饋。也是實體的輸出信號,但作輸入用時，信號不是由外部驅動，而是從反饋得到。26.進程如何激活，敏感信號有何要求（注意事項）答：當一個進程的敏感信號值發(fā)生變化時，該進程被激活。或當無敏感信號列表時，可通過滿足條件的WAIT語句來啟動進程語句進程的敏感信號a：是該進程描述的模塊的輸入信號。B：使用了敏感信號表的進程中不能含有任何等待語句。四、程序題（簡單，不提供）2．用VHDL語言描述一個基本D觸發(fā)器（6分）。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdff2ISPORT(d,clk:INSTDSTD_LOGIC;q:OUTSTD__LOGIC);ENDdffe2;ARCHITECTUREaOFdffe2ISBEGINPROCESS(clk,d)BEGINIFclk’eventANDclk=’1’q<=d;ENDIF;ENDPROCESS;ENDa;二、完善程序（注：此處給出完整參考程序，考試時，空出上些行讓大家填空，所以一定看懂程序）在橫線上填上恰當的變量或語句1、用VHDL語言對1位全加器進行描述如圖1位全加器是由二個一位半加器組成，其符號表示為右邊的圖即f_adder。LIBRARYIEEE;USEIEEE.STD.LOGIC_1164.ALL;ENTITYf_adderISPORT(ain,bin,cin:INSTD_LOGIC;sum,cout:OUTSTD_LOGIC);END;ARCHITECTUREstrcOFadder_1bitsISCOMPONENThalf_adderPORT(a,b,:INstd_LOGIC;co,so:OUTstd_logic);ENDCOMPONENT;SIGNALco,so,c1:STD_LOGIC;BEGINU0:half_adderPORTMAP(ain,bin,so,co);U1:half_adderPORTMAP(so,cin,sum,c1);Cout<=coorc1;Endstrc;補題：5-9設計一個求補碼的程序，輸入數據是一個有符號的8位二進制數。//設計一個求補碼的程序，輸入數據是一個有符號的8位二進制數moduleBinary_complement(a,b);//二進制數補碼input[7:0]a;output[7:0]b;integeri;reg[7:0]d;reg[6:0]c;always@(a)beginif(a[7]==1)beginfor(i=0;i<7;i=i+1)c[i]=!a[i];d[7:0]={a[7],(c[6:0]+7'd1)};endelsed[7:0]=a[7:0];endassignb[7:0]=d[7:0];endmodule2、帶使能輸入及同步清0的增1/減1的8位計數器Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;Entityup_downis Port(clk,rst,en,up: in std_logic; Sum: out std_logic_vector(7downto0); VGA: out std_logic_vector(3downto0); Cout: out std_logic);End;Architectureaofup_downisSignalcount: std_logic_vector(7downto0);constantcount_top: std_logic_vector(7downto0):=(others=>'1');Begin VGA<="0001"; Process(clk,rst) Begin Ifrst='0'then Count<=(others=>'0'); Elsifrising_edge(clk)then Ifen='1'then Caseupis When'1'=>count<=count+1; Whenothers=>count<=count-1; Endcase; Endif; Endif; Endprocess; Sum<=notcount; --LED低電平點亮,所以取反 Cout<='1'whenen='1'and((up='1'andcount=count_top)or(up='0'andcount=0))else'0';End;3、七段譯碼器libraryIEEE;useIEEE.std_logic_1164.all;entityled7isport(x:instd_logic_vector(3downto0);s:outstd_logic_vector(6downto0));endentity;architecturebin27segofled7isbeginprocess(x)begincasex(3downto0)iswhen"0000"=>s<="1111110";--0when"0001"=>s<="0110000";--1when"0010"=>s<="1101101";--2when"0011"=>s<="1111001";--3when"0100"=>s<="0110011";--4when"0101"=>s<="1011011";--5when"0110"=>s<="1011111";--6when"0111"=>s<="1110000";--7when"1000"=>s<="1111111";--8when"1001"=>s<="1111011";--9when"1010"=>s<="1110111";--Awhen"1011"=>s<="0011111";--bwhen"1100"=>s<="1001110";--cwhen"1101"=>s<="0111101";--dwhen"1110"=>s<="1001111";--Ewhen"1111"=>s<="1000111";--Fwhenothers=>NULL;endcase;endprocess;endarchitecture;4、帶使能輸入、進位輸出及同步清0的增1十進制計數器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYcounterISPORT(clr,en,clk:INSTD_LOGIC;co:OUTSTD_LOGIC;Q:OUTSTD_ULOGIC_VECTOR(3DOWNTO0); VGA:OUTSTD_ULOGIC_VECTOR(3DOWNTO0) );ENDcounter;ARCHITECTUREcounter1OFcounterISSIGNALqs:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALca:STD_ULOGIC;BEGIN VGA<="0001";PROCESS(clk)VARIABLEq10:INTEGER;BEGINIF(rising_edge(clk))THENIF(clr='1')THENq10:=0;ELSIF(en='1')THENIF(q10=9)THENq10:=0;ca<='0';ELSIF(q10=8)THENq10:=q10+1;ca<='1';ELSEq10:=q10+1;ca<='0';ENDIF;ENDIF;ENDIF;qs<=CONV_STD_LOGIC_VECTOR(q10,4);Q<=notTO_STDULOGICVECTOR(qs); --LED底電平點亮,所以取反ENDPROCESS;co<=not(caANDen); --LED底電平點亮,所以取反ENDcounter1;三、解釋與分析程序（注：些類題要求A、解釋帶有下劃線的語句；B、說明該程序邏輯功能；C、回答部分部分問題，所以一定看懂程序每一句意思，弄清程序功能）1、程序如下：要求：解釋帶有下劃線的語句。畫出該程序的原理圖符號。3．說明該程序邏輯功能。Libraryieee;定義元件庫Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;Entityup_downis實體說明 Port(clk,rst,en,up: in std_logic; Sum: out std_logic_vector(2downto0); Cout: out std_logic);Endup_down;Architectureaofup_downis結構體說明Signalcount: std_logic_vector(2downto0);Begin Process(clk,rst)進程，敏感信號為clkrst Begin Ifrst=’0’ Count<=(others=>’0’); Elsifrising_edge(clk)then上升沿 Ifen=’1’then計數控制端EN=1 Caseupis When‘1’=>count<=count+1; Whenothers=>count<=count-1;UP=0減法計數 Endcase; Endif; Endif; Endprocess; Sum<=count; Cout<=’1’whenen=’1’and((up=’1’andcount=7)or(up=’0’andcount=0))elseEnda;程序功能：異步清零，同步計數的三位二進制可逆計數器補題：3-5設計含有異步清零和計數使能的16位二進制加減可控計數器。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT16ISPORT(CLK,RST,EN:INSTD_LOGIC;

CHOOSE:INBIT;

SETDATA:BUFFERINTEGERRANCE65535DOWNTO0;

COUT:BUFFERINTEGERRANCE65535DOWNTO0);ENDCNT16;ARCHITECTUREONEOFCNT16ISBEGIN

PROCESS(CLK,RST,SDATA)

VARIABLEQI:STD_LOGIC_VECTOR(65535DOWNTO0);

BEGINIFRST='1'THEN--計數器異步復位

QI:=(OTHERS=>'0');ELSIFSET=’1’THEN--計數器一步置位QI:=SETDATA;ELSIFCLK'EVENTANDCLK='1'THEN--檢測時鐘上升沿

IFEN=’1’THEN–檢測是否允許計數IFCHOOSE=’1’THEN--選擇加法計數

QI:=QI+1;

--計數器加一

ELSEQI=QI-1;--計數器加一

ENDIF;ENDIF;ENDIF;

COUT<=QI;--將計數值向端口輸出ENDPROCESS;ENDONE;3-6、圖3—18是一個含有上升沿觸發(fā)的D觸發(fā)器的時序電路,試寫出此電路的VHDL設計LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMULTIISPORT(CL:INSTD_LOGIC;--輸入選擇信號CLK0:INSTD_LOGIC;--輸入信號OUT1:OUTSTD_LOGIC);--輸出端ENDENTITY;ARCHITECTUREONEOFMULTIISSIGNALQ:STD_