數(shù)字邏輯基礎(chǔ)

第6章可編程邏輯器件及開發(fā)

6.1可編程邏輯器件概述

6.2邏輯可編程基本原理

6.3MAX7000系列CPLD結(jié)構(gòu)

6.4PLD開發(fā)技術(shù)

1/326.1可編程邏輯器件概述

可編程邏輯器件PLD(ProgrammableLogicDevice):一個(gè)半用戶定制集成電路。即設(shè)計(jì)者能將自己設(shè)計(jì)邏輯功效配置到其中，尤其適合產(chǎn)品開發(fā)期內(nèi)使用。按編程方式分類：一次性編程OTP（OneTimeProgrammable）器件。只允許對(duì)器件編程一次，編程后不得修改。特點(diǎn)是集成度和可靠性高，適合用于小批量產(chǎn)品；屢次編程器件。允許對(duì)編程后芯片進(jìn)行擦除、再編程。適合用于開發(fā)研制階段或小批量產(chǎn)品。按配置信息存放方式分類：

CPLD：復(fù)雜可編程邏輯器件（ComplexPLD）用EEROM存放配置信息。高密度、高速度、低功耗，能重復(fù)多次電擦除編程，價(jià)格低廉，但邏輯規(guī)模不及FPGA；

FPGA：現(xiàn)場(chǎng)可編程門陣列（FieldProgrammableGateArray）用靜態(tài)存放器（SRAM）存放配置信息。更高密度、更高速度，邏輯規(guī)模極大。不存在擦除問題，但斷電后信息會(huì)丟失。需在上電時(shí)從片外ROM讀入邏輯配置信息。

本章以Altera企業(yè)MAX7000系列器件為例，討論CPLD結(jié)構(gòu)及開發(fā)技術(shù)。2/326.2邏輯可編程基本原理

6.2.1組合邏輯可編程基本原理

目標(biāo)：用一個(gè)通用電路結(jié)構(gòu)，來實(shí)現(xiàn)任意組合邏輯函數(shù)

例：F=AB+AC+BC。最小項(xiàng)之和表示為：用與陣列實(shí)現(xiàn)F，如圖。G1~G3：能同時(shí)輸出原變量和反變量輸入緩沖器；G4~G7：

多輸入端與門，分別產(chǎn)生F四個(gè)最小項(xiàng)?！粒罕硎矩Q線提供變量參加“與”運(yùn)算。

PLD中與運(yùn)算表示法3/32PLD中或運(yùn)算表示方法：豎線：表示或門多輸入端；橫線：提供參加“或”運(yùn)算量；交叉處：可編程點(diǎn)。

如圖，用與—或陣列實(shí)現(xiàn)函數(shù)：可編程點(diǎn)：橫線與豎線交叉處為可編程點(diǎn)。假如希望某邏輯量參加運(yùn)算，則標(biāo)上“×”；假如不讓該邏輯量參加與運(yùn)算，則不加任何標(biāo)識(shí)，假如器件制造時(shí)已被固定讓對(duì)應(yīng)邏輯量參加運(yùn)算，則標(biāo)有實(shí)心點(diǎn)“·”，用戶不能對(duì)這么點(diǎn)編程。

4/32PLD中與－或陣列有兩種簡(jiǎn)化畫法，見下列圖。

（1）省略與門和非門符號(hào)，將與陣列畫在左惻，或陣列畫在右惻。（2）省略與門和非門符號(hào)，將與陣列畫在上面，或陣列畫在下面。

（1）（2）5/32圖(a)中小圓圈中為可編程點(diǎn)。功效：使x線上邏輯量能傳到（或不能傳到）y線上。原理：圖見(b)。若浮柵MOS管導(dǎo)通——

x=1時(shí)，開關(guān)MOS管導(dǎo)通，y=1。x=0時(shí)，開關(guān)MOS管截止，y=0。若浮柵MOS管截止，x不能傳到y(tǒng)。使浮柵MOS管導(dǎo)通：編程寫入1。使浮柵MOS管截止：電擦除。

6.2.2可編程點(diǎn)工作原理

x能否傳到y(tǒng)，取決于浮柵MOS管是否導(dǎo)通。6/326.2.3時(shí)序邏輯可編程基本原理

時(shí)序邏輯可編程：用戶經(jīng)過編程，使器件實(shí)現(xiàn)所需時(shí)序邏輯功效。組成：在與或陣列基礎(chǔ)上增加觸發(fā)器。工作原理：由圖可得，觸發(fā)器激勵(lì)為：即：激勵(lì)是各個(gè)輸入變量和狀態(tài)變量函數(shù)。這正是時(shí)序邏輯。在此基礎(chǔ)上深入完善功效，形成CPLD中“宏單元”。7/326.3MAX7000系列CPLD結(jié)構(gòu)

8/32各功效塊介紹：邏輯陣列塊LAB。每個(gè)LAB由16個(gè)宏單元組成，能滿足需要16個(gè)觸發(fā)器邏輯功效。

可編程連線陣列PIA

PIA：全局總線，聚集了全部I/O、專用輸入、宏單元輸出?？删幊蹋航?jīng)過編程能夠讓其抵達(dá)（或不讓其抵達(dá)）LAB中指定位置。

輸出、輸入控制塊IOB

對(duì)外引出各宏單元需要輸入、輸出。如：觸發(fā)器輸出、使能端等；按用戶需要，將管腳配置為與各宏單元某個(gè)輸入或輸出連接。配置信息來自于用戶編程信息。配置信息

要使CPLD實(shí)現(xiàn)用戶希望邏輯功效，需要大量配置信息。配置信息內(nèi)容取決于設(shè)計(jì)者所設(shè)計(jì)邏輯功效。利用設(shè)計(jì)工具完成設(shè)計(jì)，生成編程文件中含有配置信息。借助設(shè)計(jì)工具編程功效，將這些信息下載到器件可編程點(diǎn)中。

9/326.4PLD開發(fā)技術(shù)

開發(fā)目標(biāo)：將PLD器件開發(fā)成滿足設(shè)計(jì)要求、可投入實(shí)際運(yùn)行器件。開發(fā)工具：軟件工具。本節(jié)介紹MAX+plusII開發(fā)PLD器件全過程。

6.4.1PLD器件開發(fā)過程輸入設(shè)計(jì)源文件

編譯

時(shí)序仿真

定時(shí)分析

器件編程

1.輸入設(shè)計(jì)源文件設(shè)計(jì)源文件：描述電路邏輯功效文件、仿真通道文件。設(shè)計(jì)源文件形式：圖形方式——電路原理圖；文本方式——硬件描述源程序（HDL）。10/32編譯之前對(duì)器件一些設(shè)置：選擇器件系列與型號(hào)；保密位設(shè)置；管腳分配。編譯結(jié)果：主要生成以下文件——功效仿真網(wǎng)絡(luò)表文件（.snf），用于軟仿真；編程目標(biāo)文件（.pof），用于器件編程；編譯信息文件（.mtf），匯報(bào)編譯信息，如設(shè)計(jì)錯(cuò)誤、器件適配等。2.編譯3.時(shí)序仿真與綜合時(shí)序仿真定時(shí)分析分析所設(shè)計(jì)項(xiàng)目在工作速度上相關(guān)參數(shù)——延遲矩陣分析（DelayMatrix）：分析信號(hào)源到指定節(jié)點(diǎn)延遲時(shí)間；建立保持矩陣分析（Setup/HoldTimeMatrix）：分析從輸入管腳到各觸發(fā)器信號(hào)最少應(yīng)保持多長(zhǎng)時(shí)間才能使電路狀態(tài)可靠地完成轉(zhuǎn)換；時(shí)序邏輯電路性能分析（RegisteredPerformance）：分析時(shí)序邏輯電路最小時(shí)鐘周期、最高工作頻率。11/323器件編程經(jīng)過下載電纜，將編程文件（.pof文件）包含配置信息下載到CPLD器件中。編程完成后，該器件即含有所設(shè)計(jì)邏輯功效，可脫離開發(fā)環(huán)境，通電實(shí)際檢驗(yàn)。12/326.4.2一個(gè)開發(fā)實(shí)例——異步串行數(shù)據(jù)接收器

異步串行通信：經(jīng)過一根信號(hào)線，將數(shù)據(jù)逐位地從發(fā)送方向接收方傳輸。RXD：串行數(shù)據(jù)輸出端；TXD：串行數(shù)據(jù)接收端。特點(diǎn)：線路成本低，但速率不高，適合用于較遠(yuǎn)距離數(shù)據(jù)傳輸。

無同時(shí)脈沖，接收方只能依據(jù)信號(hào)特征確定各數(shù)據(jù)位到來時(shí)刻。13/32數(shù)據(jù)格式（以8位串行數(shù)據(jù)為例）：一幀數(shù)據(jù)：起始位（STRAT）+8數(shù)據(jù)位+停頓位（STOP）；每位經(jīng)歷時(shí)間相等。一個(gè)字節(jié)5DH（H表示16進(jìn)制）傳輸波形（見下列圖）：STRAT總是為0，是一幀數(shù)據(jù)開始標(biāo)志位；接下來從最低位D0開始，逐位傳送直到最高位D7；最終傳送一個(gè)停頓位STOP，表示一幀數(shù)據(jù)傳輸結(jié)束。

14/32一幀數(shù)據(jù)接收：接收電路對(duì)各位數(shù)據(jù)（包含START和STOP位）進(jìn)行16次等間隔采樣。對(duì)于START位——連續(xù)15或16次采樣結(jié)果均應(yīng)為低電平，以確保準(zhǔn)確地捕捉到D0位開始時(shí)刻；對(duì)于后續(xù)各位：僅由第7、8、9次采樣判決該位是0或1，判決議略為多數(shù)表決。

判決結(jié)果逐位移入串入、并出移位存放器。在STOP位——

若判決為1，則接收成功，發(fā)出一個(gè)高電平脈沖，將收到數(shù)寫入接收緩沖器。15/32規(guī)劃接收電路功效模塊圖（見下列圖）：

各模塊功效以下：

U1：4位二進(jìn)制同時(shí)計(jì)數(shù)器。對(duì)各串行數(shù)據(jù)位進(jìn)行16次采樣次數(shù)計(jì)數(shù)。應(yīng)含有計(jì)數(shù)去除端CLR、進(jìn)位輸出端CO、計(jì)數(shù)值輸出端Q3~Q0。注意，CO在計(jì)數(shù)值為14和15時(shí)均輸出高電平。

16/32各模塊功效（續(xù)）：

≥7判斷邏輯組合邏輯電路。當(dāng)U1計(jì)數(shù)值≥7時(shí)，輸出SAMP=1，不然SAMP=0。

SAMP上升沿對(duì)應(yīng)該前數(shù)據(jù)位第7次采樣。

U2：4位二進(jìn)制同時(shí)計(jì)數(shù)器計(jì)數(shù)時(shí)鐘脈沖取自U1進(jìn)位脈沖，故能對(duì)收到串行數(shù)據(jù)位個(gè)數(shù)計(jì)數(shù)。接收D0時(shí)，U2計(jì)數(shù)值為0。每收到一位，該計(jì)數(shù)器加1；含有計(jì)數(shù)去除端CLR、計(jì)數(shù)值輸出端Q3~Q0。

=8判斷邏輯組合邏輯電路。接收STOP位后，U2計(jì)數(shù)值為9，所以本電路在接收

STOP位后輸出ST=1。

U3：9位串行輸入并行輸出移位存放器移位時(shí)鐘脈沖取自U1進(jìn)位脈沖，故能逐位移入接收到串行數(shù)據(jù)。按照串行數(shù)據(jù)幀格式，D0位最先移入。當(dāng)移入STOP位時(shí)，U3輸出端

Q7~Q0=D7~D0，Q8為STOP位。

U4：8位數(shù)據(jù)鎖存器。當(dāng)STOP位正確抵達(dá)時(shí)，鎖存U3輸出數(shù)據(jù)D7~D0；當(dāng)控制端OE=1時(shí)，數(shù)據(jù)輸出端為三態(tài)；當(dāng)要讀出鎖存數(shù)據(jù)時(shí)，向OE端發(fā)一個(gè)低電平讀脈沖RD，鎖存數(shù)據(jù)就能出現(xiàn)在輸出端上。

17/32各模塊功效（續(xù)）：

主控制單元。本設(shè)計(jì)關(guān)鍵部分，要實(shí)現(xiàn)功效為：檢測(cè)START位；檢測(cè)D0~D7位和STOP位；協(xié)調(diào)其它單元工作。

1.主控制單元描述逐步建立主控單元狀態(tài)圖（1）建立檢測(cè)START位狀態(tài)圖。

S0：等候START位到來，并不停發(fā)出對(duì)U1清零信號(hào)CLR1。一旦RXD=0，馬上轉(zhuǎn)到下一狀態(tài)S1。S1：對(duì)RXD進(jìn)行采樣，并撤除對(duì)U1清零，轉(zhuǎn)而對(duì)計(jì)數(shù)器U2清零。當(dāng)U1計(jì)數(shù)值到達(dá)14時(shí)，進(jìn)位CO1=1，轉(zhuǎn)到接收D0狀態(tài)。若發(fā)生RXD=1，則START位是錯(cuò)誤，應(yīng)馬上回到S0態(tài)，等候正確

START。18/32（2）建立檢測(cè)D0－D7位和STOP位狀態(tài)圖S2：等候第7次采樣點(diǎn)到來。

SAMP=0：第7次采樣點(diǎn)未到；SAMP=1：第7次采樣點(diǎn)抵達(dá)，轉(zhuǎn)S3或S4。S3~S7：進(jìn)行第7、8、9三次采樣。對(duì)串行輸入量多數(shù)表決，在S6和S7態(tài)輸出表決結(jié)果——若抵達(dá)S6：輸出數(shù)據(jù)1

若抵達(dá)S7：輸出數(shù)據(jù)0

等候第9次采樣點(diǎn)到來，轉(zhuǎn)到S0態(tài)

19/32（3）用AHDL狀態(tài)機(jī)描述主控制單元AHDL狀態(tài)機(jī)描述語句語法關(guān)鍵點(diǎn)：定義狀態(tài)機(jī)變量：

狀態(tài)機(jī)名:MACHINEWITHSTATES(狀態(tài)名，狀態(tài)名，…狀態(tài)名)；對(duì)狀態(tài)機(jī)賦以狀態(tài)值：

狀態(tài)機(jī)名=狀態(tài)名；

注意：狀態(tài)名是常量。為狀態(tài)機(jī)指定時(shí)鐘信號(hào)源：

狀態(tài)機(jī)名.clk=時(shí)鐘信號(hào)源名稱；

控制狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移：

方法一，用CASE語句（條件語句）：

CSAE條件表示式ISWHEN條件表示式值1=＞語句1；

WHEN條件表示式值2=＞語句2；…

WHEN條件表示式值n=＞語句n；ENDCASE；

方法二，用TABLE語句（真值表語句）：AHDL——Altera企業(yè)硬件描述語言。20/32TABLE

輸入變量，輸入變量，…=＞輸出變量，輸出變量2，…；輸入值，輸入值，…=＞輸出值，輸出值，…；…ENDTABLE；方法二，用TABLE語句（真值表語句）：主控制單元描述：SUBDESIGNexp6_1m--子設(shè)計(jì)段開始。(clk,rxd:INPUT;--定義輸入引腳samp,co1,st:INPUT;rxd,q8:INPUT;clr1,clr2:OUTPUT;--定義輸出引腳d,we,int:OUTPUT;)一個(gè)設(shè)計(jì)最少應(yīng)有幾個(gè)個(gè)子設(shè)計(jì)段和一個(gè)邏輯段。子設(shè)計(jì)假如作為主模塊，段名應(yīng)與工程名相同。不然，子設(shè)計(jì)可作為子模塊，供主模塊調(diào)用。21/32BEGIN--邏輯段開始DEFAULTS--缺省電平值說明語句

clr1=VCC;--定義輸出引腳缺省電平值

clr2=VCC;d=GND;we=GND;int=GND;ENDDEFAULTS;

m.CLK=clk;--為狀態(tài)機(jī)工作所需時(shí)鐘賦值

VARIABLE--變量說明段開始m:MACHINEWITHSTATES(s0,s1,s2,s3,s4,s5,s6,s7);f:DFF;CASEmISWHENS0=>--描述S0態(tài)時(shí)行為

clr1=GND;--u1清0

IF!rxdTHENm=s1;--狀態(tài)機(jī)賦值語句

ENDIF;22/32WHENS1=>--描述S1態(tài)時(shí)行為clr2=GND;--U2計(jì)數(shù)器清0

TABLE--真值表語句開始rxd,co1=>m;0,0=>s1;0,1=>s2;1,0=>s0;1,1=>s0;ENDTABLE;--真值表語句結(jié)束WHENs2=>--描述S2態(tài)時(shí)行為

IFsampTHENTABLErxd=>m;0=>s4;1=>s3;ENDTABLE;ENDIF;23/32WHENs3=>--描述S3態(tài)時(shí)行為IFrxdTHENm=s6;ELSEm=s5;ENDIF;WHENs4=>--描述S4態(tài)時(shí)行為IFrxdTHENm=s5;ELSEm=s7;ENDIF;WHENs5=>--描述S5態(tài)時(shí)行為IFrxdTHENm=s6;ELSEm=s7;ENDIF;24/32WHENs6=>--描述S6態(tài)時(shí)行為d=VCC;IFstTHENwe=q8;ENDIF;TABLEst,co1=>m;0,0=>s6;0,1=>s2;1,0=>s0;1,1=>s0;ENDTABLE;25/32WHENs7=>--描述S6態(tài)時(shí)行為d=GND;IFstTHENwe=q8;ENDIF;TABLEst,co1=>m;0,0=>s7;0,1=>s2;1,0=>s0;1,1=>s0;ENDTABLE;ENDCASE;--狀態(tài)機(jī)描述結(jié)束（CASE語句結(jié)束）

f.CLK=!we;--為F工作時(shí)鐘端賦值f.d=q8;f.CLRN=rd;int=f.q;END;--邏輯段結(jié)束

26/322.U1~U4描述

（1）用AHDL描述U1

SUBDESIGNu1--子設(shè)計(jì)段u1(clk,clr:INPUT=VCC;co,samp:OUTPUT;)VARIABLEc[3..0]:DFF;BEGINDEFAULTSco=GND;samp=GND;ENDDEFAULTS;c[3..0].CLK=clk;c[3..0].CLRN=clr;c[]=c[]+1;--自加1，計(jì)數(shù)

27/32IFc[]==B"1110"#c[]==B"1111"THENco=VCC;ENDIF;IFC