復(fù)合邏輯門(mén)版圖藝術(shù)chap4-2-1

復(fù)合邏輯門(mén)全定制設(shè)計(jì)流程：寫(xiě)出要設(shè)計(jì)復(fù)合邏輯門(mén)的邏輯表達(dá)式畫(huà)出復(fù)合邏輯門(mén)的晶體管級(jí)電路圖確定復(fù)合邏輯門(mén)的晶體管尺寸

設(shè)計(jì)復(fù)合邏輯門(mén)版圖性能好（器件RC參數(shù)小）占用面積少課題引出復(fù)合邏輯門(mén)版圖full-adderXORAND棍棒圖各種版圖實(shí)體不標(biāo)尺寸只代表晶體管相對(duì)位置InOutVDDGNDInverterAOutVDDGNDBNAND2棍棒圖器件不標(biāo)尺寸注重相對(duì)位置和連接關(guān)系用象征性符號(hào)來(lái)表示電路版圖的拓?fù)浣Y(jié)構(gòu)NANDABYVDDGNDINVAYVDDGNDABCCABX=!(C?(A+B))BACij!(C?(A+B))棍棒圖XCABVDDGNDABCXVDDGND較好版圖條件：在阱中只有一條擴(kuò)散區(qū)同一輸入控制的NMOS管和PMOS管對(duì)準(zhǔn)VDDGND棍棒圖!(C?(A+B))ABCXVDDGNDXCABVDDGND沒(méi)有打斷擴(kuò)散條crossoverrequiringviasOAI22棍棒圖BADVDDGNDCX歐拉路徑法運(yùn)用歐拉路徑法設(shè)計(jì)版圖：可得到輸入端的排列順序，使復(fù)合邏輯門(mén)可用連續(xù)的擴(kuò)散區(qū)來(lái)實(shí)現(xiàn)，達(dá)到占用面積最小，性能好。運(yùn)用歐拉路徑法設(shè)計(jì)版圖步驟：構(gòu)造邏輯圖識(shí)別歐拉路徑OAI21LogicGraphCABX=!(C?(A+B))BACijjVDDXXiGNDABCPUNPDNABC構(gòu)成邏輯圖一個(gè)晶體管網(wǎng)絡(luò)的邏輯圖是一張用頂點(diǎn)代表網(wǎng)絡(luò)節(jié)點(diǎn)（即信號(hào)）。它的每一條邊用控制相應(yīng)的晶體管信號(hào)來(lái)命名。由于靜態(tài)CMOS門(mén)的PUN和PDN網(wǎng)絡(luò)是對(duì)偶的，所以它們相應(yīng)的圖也是對(duì)偶的，即用串聯(lián)替換并聯(lián)，反之亦然。棍棒圖!(C?(A+B))ABCXVDDGNDXCABVDDGNDcrossoverrequiringvias沒(méi)有打斷擴(kuò)散條jVDDXXiGNDABCPUNPDN運(yùn)用歐拉路徑進(jìn)行版圖布局識(shí)別歐拉路徑一條歐拉路徑定義為通過(guò)邏輯圖中所有節(jié)點(diǎn)并且只經(jīng)過(guò)每條邊一次的一條路徑。只有當(dāng)PDN（PUN）網(wǎng)絡(luò)的邏輯圖中存在一條歐拉路徑時(shí)，才有可能對(duì)輸入端排序使多個(gè)晶體管共用一條連續(xù)的擴(kuò)散區(qū)（即一個(gè)器件的漏區(qū)也是下一個(gè)器件的源區(qū)）。在歐拉路徑中邊的順序等于在邏輯門(mén)版圖中的輸入端的順序，為了在PDN（PUN）網(wǎng)絡(luò)中得到相同的排序（即每個(gè)輸入信號(hào)只用一條多晶硅線時(shí)），它們的歐拉路徑必須一致。OAI22LogicGraphCABX=!((A+B)?(C+D))BADVDDXXGNDABCPUNPDNCDDABCD運(yùn)用歐拉路徑法設(shè)計(jì)OAI22BADVDDGNDCX運(yùn)用歐拉路徑法設(shè)計(jì)AOI22CABX=!(AB+CD)BADCDVDDGNDComplexCMOSGateDABCDABCOUT=D+A?(B+C)OUT=DE+A?(B+C)DABCEABCDMulti-FingeredTransistorsOnefingerTwofingers(folded)更小的擴(kuò)散區(qū)電容XNOR/XORImplementationABABABABXNORXORABABABABHowmanytransistorsineach?StaticCMOSFullAdderCircuitBBBBBBBBAAAAAAAACinCinCinCinCin!Cout!SumStaticCMOSFullAdderCircuitBBBBBBBBAAAAAAAACinCinCinCinCin!Cout!SumCout=AB+BCin+ACinCout=Cin&(A|B)|(A&B)Sum

=ABCin+!Cout(A+B+Cin)Sum

=!Cout&(A|B|Cin)|(A&B&Cin)#transistors=24+4單元設(shè)計(jì)標(biāo)準(zhǔn)單元通用邏輯能被綜合時(shí)使用相同高度，不同寬度標(biāo)準(zhǔn)單元庫(kù)NANDINVABAYY標(biāo)準(zhǔn)單元庫(kù)NANDINVNAND電路功能：Y=（ABC）’ABCYStandardCellLayoutMethodology–1980ssignalsRoutingchannelVDDGNDWhatlogicfunctionisthis?StandardCellLayoutMethodology–1990sM2NoRoutingchannelsVDDGNDM3VDDGNDMirroredCellMirroredCellStandardCellsCellboundaryNWellCellheight12metaltracksMetaltrackisapprox.3

+3

Pitch=

repetitivedistancebetweenobjectsCellheightis“12pitch”2

Rails~10

InOutVDDGND3

3

trackpitchStandardCellsAOutVDDGNDB2-inputNANDgate

Thedesignflow

VHDL(decoder.vhd)SimulationSynthesis

Verilognetlist(decoder.v)Place/Routes