中興設(shè)計開發(fā)部電路設(shè)計規(guī)范

CDMA事業(yè)部設(shè)計開發(fā)部電路設(shè)計規(guī)范版本：2.0修訂日期：2005年11月中興通訊股份有限公司

版本變更說明版本號變更日期變更內(nèi)容簡述備注1.02003.11《SchematicChecklist》初稿2.02005.11重新整理編撰

關(guān)于本文檔中興通訊股份有限公司CDMA事業(yè)部設(shè)計開發(fā)部《電路設(shè)計規(guī)范》（以下簡稱《規(guī)范》）為原理圖設(shè)計規(guī)范文檔。本文檔規(guī)定和推薦了CDMA設(shè)計開發(fā)部在原理圖設(shè)計中需要注意的一些事項，目的是使設(shè)計規(guī)范化，并通過將經(jīng)驗固化為規(guī)范的方式，避免設(shè)計過程中錯誤的發(fā)生，最終提高產(chǎn)品質(zhì)量。使用方法《規(guī)范》制圖部分以Cadence平臺ConceptHDL原理圖工具為依據(jù)，但其大部分內(nèi)容不局限于該工具的約束?！兑?guī)范》總體上由檢查條目、詳細(xì)說明、附錄3部分構(gòu)成?！皺z查條目”部分濃縮了各種規(guī)范條款和經(jīng)驗，以簡明扼要的形式加以描述。對部分條目內(nèi)容，在“詳細(xì)說明”部分進(jìn)行了解釋和舉例，通過Ctrl–左鍵點擊可以跟蹤到相應(yīng)位置。建議在閱讀條目的同時，對詳細(xì)說明進(jìn)行閱讀，理解檢查項的意義，并主動避免異常出現(xiàn)?！兑?guī)范》中檢查項共有三種等級：“規(guī)定”，“推薦”和“提示”。標(biāo)記為“規(guī)定”的條目在設(shè)計中必須遵守，如果因為設(shè)計實際需要不能遵守其中某些條款，則必須進(jìn)行說明并經(jīng)過評審確認(rèn)。說明文檔同原理圖評審異常記錄、原理圖一同基線。標(biāo)記為“推薦”的條目為根據(jù)一般情況推薦遵守的內(nèi)容。建議開發(fā)工程師在設(shè)計時閱讀推薦該部分的內(nèi)容和說明，根據(jù)實際設(shè)計情況選擇恰當(dāng)?shù)脑O(shè)計實現(xiàn)。標(biāo)記為“提示”的條目，一般是難以從原理圖角度檢查的問題和很難有結(jié)論的問題，不做規(guī)范約束，提醒開發(fā)工程師在設(shè)計中注意相關(guān)問題，避免出錯?！兑?guī)范》只能涵蓋硬件原理圖設(shè)計中已知的常見問題，所以在開發(fā)過程和評審/走查過程中不排除《規(guī)范》之外的設(shè)計異常，開發(fā)/評審人員應(yīng)該根據(jù)經(jīng)驗對這些問題進(jìn)行處理。在開發(fā)過程中使用硬件開發(fā)工程師必須了解《規(guī)范》的內(nèi)容并在開發(fā)中遵循《規(guī)范》的指導(dǎo)，在設(shè)計完成之后要進(jìn)行自查。在同行評審/走查過程中使用規(guī)范的檢查條目部分抽出單獨成為《原理圖檢查單》，評審人員必須了解《規(guī)范》并按照《檢查單》的每一條目對原理圖進(jìn)行檢查。培訓(xùn)中使用《規(guī)范》中包含了大量設(shè)計開發(fā)部積累的硬件開發(fā)知識和經(jīng)驗，可以作為學(xué)習(xí)使用。硬件工程師可以學(xué)習(xí)并掌握檢查條目的內(nèi)容以及對條目的詳細(xì)說明，學(xué)習(xí)部門經(jīng)驗。修訂本文檔在編寫和積累過程中不可避免的有疏漏和錯誤之處，同時產(chǎn)品開發(fā)、歸檔的規(guī)范也可能發(fā)生變化。如果發(fā)現(xiàn)本文檔中有錯誤、遺漏、不可實施等各類問題，應(yīng)在ClearQuest上直接提出故障項（提變更庫中提文檔故障，選擇3G硬件平臺），跟蹤解決。

目錄第一部分檢查條目 51. 原理圖制圖規(guī)范 52. 電路設(shè)計 72.1 通用要求 72.2 邏輯器件應(yīng)用 82.3 時鐘設(shè)計 92.4 保護(hù)器件應(yīng)用 102.5 可編程邏輯器件 102.6 電源設(shè)計 112.7 其他應(yīng)用經(jīng)驗 123. 可靠性設(shè)計 144. 信號完整性/電源完整性設(shè)計 155. 系統(tǒng)相關(guān)設(shè)計 166. 可生產(chǎn)性設(shè)計 177. 可測試性設(shè)計 177.1 JTAG 177.2 測試點 187.3 電路可測試性 187.4 系統(tǒng)可測試性 18第二部分詳細(xì)說明 191. 原理圖制圖規(guī)范 192. 電路設(shè)計 252.1 通用要求 252.2 邏輯器件應(yīng)用 302.3 時鐘設(shè)計 412.4 保護(hù)器件應(yīng)用 462.5 可編程邏輯器件 482.6 電源設(shè)計 512.7 其他應(yīng)用經(jīng)驗 553. 可靠性設(shè)計 584. 信號完整性/電源完整性設(shè)計 595. 系統(tǒng)相關(guān)設(shè)計 626. 可生產(chǎn)性設(shè)計 657. 可測試性設(shè)計 697.1 JTAG 697.2 測試點 707.3 電路可測試性 707.4 系統(tǒng)可測試性 71附錄 71附錄1部門相關(guān)資源列表 71參考文獻(xiàn) 71編后記 74

第一部分檢查條目原理圖制圖規(guī)范編號級別條目內(nèi)容備注1規(guī)定HYPERLINK原理圖必須采用公司統(tǒng)一原理圖庫。2規(guī)定HYPERLINK原理圖應(yīng)采用0.100柵格3規(guī)定原理圖正文字體設(shè)置參照原理圖設(shè)計規(guī)范，采用默認(rèn)設(shè)置。說明文字為82mil，管腳號為66mil。4規(guī)定原理圖封面字體應(yīng)調(diào)整到與欄目字體基本等大（建議使用180mil字體）。5規(guī)定原理圖首頁放置ZTE_Cover_A4做為封面，不加圖框。模塊電路不加封面6規(guī)定HYPERLINK原理圖除首頁之外，一律采用ZTE_frameA4或者ZTE_frameA4plus圖框。只有在元器件符號很大，無法在圖框中擺放的情況下方可以選用ZTE_frameA3圖框。7規(guī)定原理圖首頁封面Checked，Normalized和Approved三項不填寫，其他條目需要正確填寫。模塊電路無封面8規(guī)定HYPERLINK原理圖各頁圖框上除了Checked一項外，均須正確填寫。填寫的內(nèi)容和頁碼、總頁數(shù)等信息應(yīng)以規(guī)定的用戶變量（CustomerText）進(jìn)行標(biāo)注。模塊電路除外9規(guī)定HYPERLINK除封面頁，每一頁左下角應(yīng)該采用環(huán)境變量注明修改日期；除封面和目錄頁之外，每頁的左下角標(biāo)注本頁的功能說明。10規(guī)定HYPERLINK原理圖必須署名。多人設(shè)計原理圖應(yīng)在相應(yīng)頁碼署各自的名字；封面簽署單板負(fù)責(zé)人姓名。署名采用漢語拼音，大寫字母，姓在前，名在后，以一個英文空格符隔開。對于改版、借鑒的原理圖，簽署最后一次修改者的姓名并由其對原理圖質(zhì)量負(fù)責(zé)。11提示放置一個Standard庫中的ZTE_frameA4plus圖框，以用戶變量的形式正確填寫所有內(nèi)容，包括說明、日期等信息，其他頁拷貝該頁內(nèi)容可以加快工作速度，并使各頁保持一致。12推薦目錄頁放置2個Contents框，左側(cè)為目錄，右側(cè)為模塊調(diào)用情況。兩框應(yīng)水平方向應(yīng)對齊。如果原理圖頁數(shù)較多，目錄頁只寫目錄，增加目錄頁說明模塊調(diào)用情況。13推薦原理圖各頁內(nèi)容依次為：封面、目錄、電源、時鐘、CPU、存儲器、邏輯、背板（母板）接口等。14規(guī)定每頁內(nèi)容緊湊但不雜亂、擁擠。15規(guī)定HYPERLINK原理圖上所有的文字方向應(yīng)該統(tǒng)一，文字的上方應(yīng)該朝向原理圖的上方（正放文字）或左方（側(cè)放文字）。16規(guī)定HYPERLINK原理圖上的各種標(biāo)注應(yīng)清晰，不允許文字重疊。交叉標(biāo)注另行規(guī)定17規(guī)定HYPERLINK各個芯片的局部去耦電容應(yīng)和芯片布在同一頁面或者就近放在下一頁面上，并增加說明；多個器件的去耦電容共用一頁圖紙時，應(yīng)標(biāo)注去耦電容是為哪個器件放置；全局去耦（旁路）電容可以在電源部分或者原理圖最后部分放置，并增加“GLOBEDECOUPLING”字樣說明。18規(guī)定僅和芯片相關(guān)的上拉或下拉電阻等器件，建議放置在芯片附近。19規(guī)定電阻（電阻網(wǎng)絡(luò)除外）、電容（電容網(wǎng)絡(luò)除外）、電感的管腳標(biāo)注，器件的path信息等不必要信息不要顯示。20規(guī)定元器件的位號要顯示在該元件的附近位置，不應(yīng)引起歧義。21規(guī)定芯片的型號和管腳標(biāo)注，精密電阻、大功率電阻、極性電容、高耐壓電容、共模電感、變壓器、晶振，保險絲等有特殊要求的器件參數(shù)要顯示出來，LED應(yīng)標(biāo)示型號或顏色。22規(guī)定HYPERLINK差分信號規(guī)定使用“+/-”符號，“+/-”可以在網(wǎng)絡(luò)名的中間或末尾。23推薦HYPERLINK無特殊要求（例如系統(tǒng)方案命名需求）差分信號以“+/-”結(jié)尾。24規(guī)定E1信號線采用TIP來表示同軸電纜芯線（雙絞線的+），用RING來表示同軸電纜屏蔽層（雙絞線的-）。25規(guī)定有確定含義的低電平有效信號采用*或者_(dá)N（引入邏輯的需要用_N）后綴結(jié)尾?！坝写_定含義”包括但不限于如下信號：片選，讀寫，控制，使能。26規(guī)定HYPERLINK所有的時鐘網(wǎng)絡(luò)要有網(wǎng)絡(luò)標(biāo)號，以CLK字符結(jié)尾，以便于SI分析、PCB布線和檢查；非時鐘信號禁止以CLK等時鐘信號命名后綴結(jié)尾。時鐘信號命名應(yīng)體現(xiàn)出時鐘頻率信息。27規(guī)定HYPERLINK采用串聯(lián)端接的信號（包括時鐘），串阻在原理圖上應(yīng)就近放置于驅(qū)動器的輸出端。串阻和驅(qū)動器之間不放置網(wǎng)絡(luò)標(biāo)號，串阻后的網(wǎng)絡(luò)進(jìn)行命名（時鐘信號必須命名并滿足時鐘信號的命名規(guī)范）。28規(guī)定HYPERLINK所有單板內(nèi)部電源網(wǎng)絡(luò)的命名都必須采用“VCC”開頭，單板接口電源的定義和系統(tǒng)定義保持統(tǒng)一。29規(guī)定HYPERLINK經(jīng)過濾波的電源必須命名，命名也必須以“VCC”開頭。30規(guī)定HYPERLINK在PCB布線時有特殊要求的網(wǎng)絡(luò)要定義網(wǎng)絡(luò)名，推薦在原理圖上注明要求。31推薦全局電源和地應(yīng)調(diào)用原理圖庫中的符號。32規(guī)定HYPERLINK確認(rèn)多個部分組成的器件原理圖庫，在打包過程中位號正確，沒有出現(xiàn)錯位等現(xiàn)象。33推薦不推薦使用“Location”硬屬性解決位號錯位問題。34規(guī)定HYPERLINK使用Alias連接的網(wǎng)絡(luò)，必須使用網(wǎng)絡(luò)標(biāo)號的方式進(jìn)行連接，不能使用連線(wire)進(jìn)行連接。35規(guī)定HYPERLINK禁止使用SIZE屬性放置多個器件，例如測試點、去耦電容、光學(xué)定位點等。36規(guī)定所有出頁網(wǎng)絡(luò)應(yīng)放置出頁符offpage/offpg，出頁符的方向應(yīng)和信號流向一致。原理圖必須進(jìn)行交叉標(biāo)注。除總線等字符太多無法調(diào)整的網(wǎng)絡(luò)之外，交叉標(biāo)注的字符不應(yīng)重疊。37規(guī)定HYPERLINKoffpage/offpg符號的調(diào)用，應(yīng)根據(jù)信號流向采用正確的符號，不應(yīng)將符號進(jìn)行翻轉(zhuǎn)、鏡像后使用。38推薦Offpage/offpg符號和交叉標(biāo)注文字應(yīng)盡量對齊。39器件管腳上的引線，應(yīng)引出后再分叉，不得直接在器件管腳上分叉。40規(guī)定兼容設(shè)計、料單可配置部分、調(diào)試用最終不安裝部分器件，應(yīng)在原理圖上注明。41規(guī)定原理圖中的實現(xiàn)與設(shè)計說明中的描述一致。信號的命名應(yīng)有意義。邏輯芯片管腳命名與設(shè)計說明、邏輯設(shè)計說明文檔一致。建議信號命名盡量和有意義的芯片管腳命名一致。42規(guī)定HYPERLINK提供各單點網(wǎng)絡(luò)列表和未連接管腳列表，并一一確認(rèn)43提示HYPERLINK采用Cadence提供的工具對原理圖和PCB的網(wǎng)表一致性進(jìn)行檢查。44推薦原理圖打印為PDF文件時，推薦使用Arial字體。45規(guī)定模塊電路不加封面和目錄頁。46規(guī)定模塊電路內(nèi)部位號禁止使用硬屬性。47規(guī)定模塊電路使用Standard庫中的inport，outport和ioport和頂層相連。48規(guī)定模塊電路設(shè)計其他規(guī)范待添加規(guī)定電路設(shè)計通用要求編號級別條目內(nèi)容備注1規(guī)定單板網(wǎng)絡(luò)的連接必須正確無誤。（個人自查）2規(guī)定HYPERLINK器件之間的接口電平匹配。3規(guī)定HYPERLINKPECL到LVPECL的接口使用交流耦合（直流平衡情況）或3電阻端接。采用交流耦合作熱拔插時需注意防止因電容積累電荷放電導(dǎo)致器件損傷，可在電容與單板輸入/輸出接口采用大電阻下拉。4規(guī)定HYPERLINK單板熱拔插對外接口器件選型必須能夠滿足熱拔插要求。5規(guī)定HYPERLINK熱拔插接口設(shè)計，選用的器件內(nèi)部不允許有從端口對電源的二極管鉗位保護(hù)網(wǎng)絡(luò)。6提示HYPERLINK在不同電平接口時利用鉗位二極管實現(xiàn)接口，需要考慮限制電流。7規(guī)定HYPERLINK差分信號應(yīng)考慮Failsafe功能。8提示HYPERLINK了解CMOS器件的閂鎖現(xiàn)象，選用不易發(fā)生閂鎖的器件。（一般要求Latch-UpPerformanceExceeds100mAPerJESD78,ClassII。）9規(guī)定HYPERLINK在滿足系統(tǒng)性能要求的情況下，盡量降低信號的速率，采用慢速器件。11規(guī)定HYPERLINK凡公司、事業(yè)部、部門有模塊電路、通用電路，能夠滿足設(shè)計要求者，無特殊原因一律采用模塊電路。優(yōu)先選用公司級模塊電路。12規(guī)定HYPERLINK無模塊電路可以調(diào)用，但是產(chǎn)品約定設(shè)計方式或者器件者，無特殊原因一律按照產(chǎn)品約定進(jìn)行設(shè)計。13規(guī)定相同功能的電路，如無特殊要求應(yīng)采用相同的電路和器件。14規(guī)定HYPERLINK使用同一個物料代碼下有多個器件，確認(rèn)每一種器件的能夠滿足應(yīng)用要求。15規(guī)定HYPERLINK單板上所有有復(fù)位管腳的芯片，要求復(fù)位腳軟件可控。16推薦CPU等的控制信號應(yīng)使用上/下拉電阻保證上電時的狀態(tài)確定。17推薦HYPERLINK初次設(shè)計CPU、DSP和ASIC的配置管腳的上拉或下拉狀態(tài)盡量設(shè)計成可調(diào)。18提示HYPERLINK閱讀器件手冊時，應(yīng)該到器件廠商網(wǎng)站上尋找最新版本，并了解其版本變更歷史和查閱最新版本勘誤表。19規(guī)定HYPERLINK對于設(shè)計中的可配置部分（包括為調(diào)試設(shè)計而最終不安裝的部分），必須注明本板在線運(yùn)行和調(diào)試使用的所有配置方式。20規(guī)定要考慮器件輸出或驅(qū)動器輸出的驅(qū)動能力，等效負(fù)載不能超過器件的驅(qū)動能力的80%。21規(guī)定MCU串口信號經(jīng)芯片驅(qū)動后，將收發(fā)信號和地引到預(yù)留的3Pin插座22規(guī)定單板3PinRS-232串口插座統(tǒng)一定義為：Pin1—本地發(fā)送Tx；Pin2—地線；Pin3—本地接收Rx。23規(guī)定通用件率滿足事業(yè)部通用件率的要求：新板滿足90%，改版滿足80%。優(yōu)先選用部門推薦的公用器件。24規(guī)定25規(guī)定邏輯器件應(yīng)用編號級別條目內(nèi)容備注1規(guī)定HYPERLINK不帶內(nèi)部上下拉和總線保持功能的CMOS/BiCMOS器件，未用輸入端嚴(yán)禁懸空，必須通過電阻進(jìn)行上拉或下拉處理。2規(guī)定單板帶有可以裁減部分，原理圖中部分器件可能不焊接時，需要確保這些器件不焊接不會導(dǎo)致其他器件的輸入端懸空。3規(guī)定HYPERLINK邏輯器件不用的引腳或者固定電平的信號如需預(yù)置電平處理，必須通過電阻上拉或者下拉，不允許直接接電源或地。4規(guī)定HYPERLINK對器件未用輸入端進(jìn)行上拉或下拉處理，必須滿足可測試性設(shè)計要求。5規(guī)定中斷信號要通過上拉或下拉來使中斷信號處在默認(rèn)的非觸發(fā)態(tài)。器件手冊規(guī)定優(yōu)先6規(guī)定HYPERLINK多級具有上電3態(tài)的器件級聯(lián)驅(qū)動信號時，如果信號上電過程要求確定電平，則各級輸入端都必須采用上拉或下拉電阻確定狀態(tài)。7規(guī)定HYPERLINK采用具有上電3態(tài)的器件驅(qū)動背板輸入控制信號，如果該信號上電后立刻需要讀取且不受上電復(fù)位控制（例如單片機(jī)ISP模塊中的背板復(fù)位信號和下載使能信號），則必須采用電阻置初始電平。8規(guī)定HYPERLINK信號線上的上拉或下拉電阻能夠滿足可靠預(yù)置電平要求。9推薦HYPERLINK對于CMOS器件，如無特殊要求單個管腳的上拉或下拉可以取10k，多個管腳或其他具體情況可以參見下面的條目和以及進(jìn)行計算確定。10規(guī)定HYPERLINK對使能內(nèi)部上拉的ISPMACH4000型EPLD，以及和Cyclone型FPGA通用IO管腳連接的網(wǎng)絡(luò)，下拉電阻采用1K，上拉電阻可選擇10K。11推薦數(shù)據(jù)總線的下拉不宜使用太大的電阻，推薦使用1K。12規(guī)定OSC的ST_N管腳應(yīng)該加上拉電阻（推薦值為1k，建議直接調(diào)用晶振濾波模塊電路）。13規(guī)定HYPERLINK對背板輸出的驅(qū)動器，如果其OE端需要控制，應(yīng)采用電阻設(shè)置為輸出無效狀態(tài)。對于常見的244器件，OE*應(yīng)該采用電阻上拉。14規(guī)定參照器件的Datasheet將所有控制腳通過電阻進(jìn)行上拉或下拉，特別是芯片的OE/CE端。15規(guī)定Enable、Set、Reset、Clear和三態(tài)器件輸出的上拉、下拉正確16推薦上下拉電阻放在接收端器件處。對于1個驅(qū)動多個接收的網(wǎng)絡(luò)，非特殊需要只放置1個上下拉電阻。若接收器件全部放置在同一頁面，在接收器頁面放置上下拉電阻；若接收器件分布在不同頁面上，在驅(qū)動器端放置上下拉電阻。17規(guī)定HYPERLINK如果總線可能處于浮空狀態(tài)，那么總線需要有上拉電阻或下拉電阻，保證在沒有器件占用總線時，總線能處于一個有效電平，以降低器件功耗和干擾。19規(guī)定HYPERLINKUART器件16C55X，如果不使用其DSR、DCD、CTS信號，需要進(jìn)行下拉，使信號為有效狀態(tài)，避免自動流控制的器件不能正常工作。20規(guī)定PCI的三態(tài)和OD、OC信號要有上拉。21規(guī)定HYPERLINKPCI總線設(shè)計中FRAME#,TRDY#,IRDY#,DEVSEL#,STOP#,SERR#,PERR#,LOCK#，INTx#，REQ64#和ACK64#等信號需要采用合適的電阻進(jìn)行上拉處理。上拉的阻值須依照負(fù)載情況計算。22規(guī)定HYPERLINK設(shè)計中應(yīng)防止上電及正常工作時出現(xiàn)總線沖突。對于可能出現(xiàn)沖突的情況，應(yīng)采用互斥設(shè)計，確保不會因為軟件問題導(dǎo)致沖突。24規(guī)定HYPERLINK和背板直接相連的驅(qū)動器必須滿足熱拔插要求（我們要求有OE端控制，上電三態(tài)、關(guān)斷電流控制）。25推薦HYPERLINKMCS-51單片機(jī)的總線及端口需要加驅(qū)動。驅(qū)動器選型禁止采用總線保持器件或者內(nèi)置下拉電阻的器件。26推薦HYPERLINK原則上不推薦使用總線保持器件或者啟用可編程器件的總線保持功能。27推薦HYPERLINK具有BUS-HOLD特性的器件，通過外接上拉或下拉電阻實現(xiàn)狀態(tài)預(yù)置時，電阻取值不宜過多于3K，推薦采用1K電阻。28提示HYPERLINK背板輸入信號緩沖器應(yīng)用下拉電阻和串阻。背板輸入信號緩沖器下拉電阻取10K，串阻取100歐姆。背板輸入信號緩沖器輸入先下拉再經(jīng)過串阻，設(shè)計上會具有更大的靈活性。設(shè)計中應(yīng)嚴(yán)格遵守產(chǎn)品設(shè)計約定。32推薦對于總線保持器件或者輸入內(nèi)置上下拉的器件，未用輸入管腳懸空處理。時鐘設(shè)計編號級別條目內(nèi)容備注1規(guī)定HYPERLINK對于輸出多于5個的時鐘驅(qū)動芯片，電源推薦采用磁珠濾波，磁珠后應(yīng)該添加電解電容和足夠的陶瓷去耦電容，布局時推薦局部鋪一小塊銅皮。2推薦時鐘芯片的電源和地參考器件手冊處理。對鎖相環(huán)電源采用磁珠濾波的，磁珠后應(yīng)該采用多級陶瓷去耦電容以保證電源低阻抗。3推薦HYPERLINK單板50MHz以上時鐘驅(qū)動器件未用管腳，備用放置不大于15pF的電容接地平面。該電容缺省不焊，如果EMC測試高頻輻射超標(biāo)，可以焊上調(diào)試。參見說明4推薦HYPERLINK時鐘驅(qū)動器件未用管腳對平面電阻/電容采用分立器件，不得使用排阻排容。5規(guī)定HYPERLINK當(dāng)接口標(biāo)準(zhǔn)或器件對時鐘網(wǎng)絡(luò)等布線有要求時，依照接口標(biāo)準(zhǔn)或器件要求執(zhí)行。8規(guī)定HYPERLINK鎖相環(huán)串聯(lián)使用，須注意不會引發(fā)諧振。9推薦HYPERLINK不推薦使用多通道輸入時鐘驅(qū)動器驅(qū)動不同時鐘。10推薦HYPERLINK板間傳輸?shù)臅r鐘信號，上單板后在時鐘的輸入端備用去回鉤電容。11推薦HYPERLINK子卡與母板間傳輸?shù)臅r鐘，應(yīng)保證子卡不在位時，時鐘輸入不懸空，時鐘的輸出有匹配。12推薦HYPERLINK對于VCXO，如果要求寬的牽引范圍(如±90ppm)，不要選用3次泛音晶振。保護(hù)器件應(yīng)用編號級別條目內(nèi)容備注1規(guī)定HYPERLINKTVS管的最大鉗位電壓VCMAX應(yīng)不大于電路的最大允許安全電壓。2規(guī)定TVS管的最大反向工作電壓VRWM應(yīng)不低于電路的最大工作電壓，一般可選VRWM為電路最高工作電壓的1.1~1.2倍。3規(guī)定TVS管的額定最大脈沖功率必須大于電路中出現(xiàn)的最大瞬態(tài)浪涌功率。4規(guī)定對于高速鏈路，需要考慮TVS管結(jié)電容的要求5規(guī)定注意單向和雙向TVS管的選擇。6規(guī)定在RS-232鏈路中必須采用雙向TVS管。TVS管放在信號線串聯(lián)電阻外側(cè)，單板入口處；串聯(lián)電阻靠近232接口器件放置。7規(guī)定TVS器件的選型時要考慮器件的響應(yīng)時間滿足要求。8規(guī)定當(dāng)TVS和壓敏電阻聯(lián)合使用進(jìn)行浪涌保護(hù)時，壓敏電阻的壓敏電壓要低于TVS的鉗位電壓VC。9規(guī)定HYPERLINK保護(hù)器件應(yīng)與被保護(hù)器件接在相同的地平面。如采用變壓器隔離，隔離變壓器初次級兩側(cè)的器件要分別接對應(yīng)的參考地。10規(guī)定HYPERLINKPTC與TVS配合使用時，PTC要能及時動作，對TVS進(jìn)行過流保護(hù)，同時，PTC本身也要能夠滿足工作電壓的要求。11規(guī)定對于需要出機(jī)框的信號線（例如勤務(wù)電話、網(wǎng)線、E1線、232、485等等），需要添加保護(hù)電路或者進(jìn)行隔離；對于在機(jī)架內(nèi)部的信號線一般不需要添加保護(hù)電路。可編程邏輯器件編號級別條目內(nèi)容備注1推薦HYPERLINKFPGA的LE資源利用率要保證在50%～80%之間，EPLD的MC資源的利用率要保證在50%～90%之間。對于FPGA中的鎖相環(huán)、RAM、乘法器、DSP單元、CPU核等資源，經(jīng)過精確預(yù)算，允許使用到100%。2推薦預(yù)留一定數(shù)量的測試IO（一般推薦不小于實際使用的IO數(shù)的10%），測試IO中要有一定量（不少于40%）要連接在測試針上。根據(jù)邏輯的復(fù)雜程度和管腳占用情況、版面緊湊程度可以斟酌安排。第一版測試針可以多留一些，穩(wěn)定之后的版本可以少一些。3規(guī)定HYPERLINK可編程邏輯器件的輸入時鐘至少有一個本地的不間斷時鐘。CPU接口等部分的設(shè)計，必須采用本地時鐘完成。4規(guī)定對于邏輯芯片的輸入時鐘，如果使用內(nèi)部鎖相環(huán)，必須保證時鐘的輸入頻率、占空比、抖動、輸出頻率滿足鎖相環(huán)要求。鎖相環(huán)電路盡量按照芯片提供的參考電路設(shè)計。5規(guī)定HYPERLINK對于可編程邏輯器件的懸空管腳（包括測試管腳、設(shè)計裁減導(dǎo)致的懸空輸入等），必須確認(rèn)其在正常工作中不能懸空。6推薦HYPERLINKLatticeISPMach4000系列器件，建議使能內(nèi)部上拉，外部上拉采用10K，下拉采用1K設(shè)計。參考上下拉部分規(guī)范7推薦一般情況下，Cyclone器件外圍上拉可采用10K，下拉采用1K設(shè)計，避免下載之前出現(xiàn)不定態(tài)電平。參考上下拉部分規(guī)范8提示Cyclone器件設(shè)計時應(yīng)對可能懸空的輸出管腳使能內(nèi)部上拉。9規(guī)定HYPERLINKPLD設(shè)計中，不推薦使用可編程的總線保持功能。10規(guī)定EPLD/FPGA的專用輸入管腳（時鐘輸入管腳）不要懸空11規(guī)定HYPERLINK不要用特殊管腳當(dāng)做普通的IO使用。13規(guī)定FPGA全局時鐘輸入必須從全局時鐘輸入管腳引入；其他時鐘信號也應(yīng)盡量從專用時鐘輸入管腳引入；全局復(fù)位以及其他全局信號盡量從專用的全局引腳引入。14規(guī)定邏輯芯片的nConfig、Conf_Done和nStatus管腳應(yīng)上拉，電阻選擇參考手冊規(guī)定。15推薦為了防止FPGA的nConfig信號受到毛刺干擾，導(dǎo)致邏輯芯片異常掉邏輯，可在nConfig管腳加一個RC電路。RC電路靠近FPGA防止16規(guī)定對于采用AS模式下載的設(shè)計，要保證nConfig的上升沿落在3.3V電源穩(wěn)定之后。17提示可能的話提供一定的慢速時鐘給EPLD/FPGA，在長定時時可以節(jié)省資源。電源設(shè)計編號級別條目內(nèi)容備注1規(guī)定HYPERLINK熱拔插系統(tǒng)必須使用電源緩啟動設(shè)計。2推薦HYPERLINK在壓差較大或者電流較大的降壓電源設(shè)計中，建議采用開關(guān)電源，避免使用LDO作為電源。對紋波要求較高的場合中，可以采用開關(guān)電源和LDO串聯(lián)使用的方法。3規(guī)定HYPERLINKLDO輸出端濾波電容選取時注意參照手冊要求的最小電容、電容的ESR/ESL等要求確保電路穩(wěn)定。推薦采用多個等值電容并聯(lián)的方式，增加可靠性以及提高性能。4推薦HYPERLINK電源濾波可采用RC、LC、π型濾波。電源濾波建議優(yōu)選磁珠，然后才是電感。同時電阻、電感和磁珠必須考慮其電阻產(chǎn)生的壓降。5規(guī)定HYPERLINK大容量電容應(yīng)并聯(lián)小容量陶瓷貼片電容使用。6規(guī)定電源必須有限流保護(hù)。7推薦HYPERLINK升壓電源（BOOST）使用必須增加一個保險管以防止負(fù)載短路時，電源直通而導(dǎo)致整個單板工作掉電。保險的大小由模塊的最大輸出電流或者負(fù)載最大電流而定。8規(guī)定HYPERLINK單板輸入電源要有防反接處理，輸入電流超過3A，輸入電源反接只允許損壞保險絲；低于或等于3A,輸入電源反接不允許損壞任何器件。9規(guī)定HYPERLINK電源禁用磁飽和電路；禁止選用采用磁飽和電路的電源模塊。10規(guī)定HYPERLINK對于多工作電源的器件，必須滿足其電源上掉電順序要求。11提示HYPERLINK多個芯片配合工作，必須在最慢上電器件初始化完成后開始操作。12推薦采用SO-8封裝的LDO（如MIC5209BM），用于密封環(huán)境時，為保證熱應(yīng)力降額滿足要求，通常熱耗不應(yīng)超過0.3W。以可靠性工程師熱設(shè)計為準(zhǔn)13提示電源控制芯片JTAG下載口單獨引出。14推薦HYPERLINK在存在分板工藝，以及需要過波峰焊的單板上，-48V電源濾波盡量避免使用貼片陶瓷電容，必須使用的要保證布局時避免電容受到過多機(jī)械應(yīng)力。15規(guī)定單板電源引出單板使用，應(yīng)該添加限流保護(hù)措施，避免外部負(fù)載短路造成單板無法正常工作。16推薦HYPERLINK電源?？?芯片感應(yīng)端在布局時應(yīng)采用開爾文方式。17提示三端穩(wěn)壓器輸出到輸入應(yīng)該有反向泄放二極管，防止掉電時損壞器件。18提示不允許出現(xiàn)過大壓差的不同電源之間，可用二極管限制壓差。其他應(yīng)用經(jīng)驗編號級別條目內(nèi)容備注1規(guī)定HYPERLINK使用CY2302時鐘驅(qū)動器，應(yīng)注意如果對輸入輸出時鐘的相位要求一致，那么必須選擇OUT2反饋、OUT1輸出。2規(guī)定有極性的耦合電容注意其直流偏置電壓，尤其是串聯(lián)電感使用時應(yīng)防止反向電壓的產(chǎn)生。3規(guī)定電容的耐壓和溫度降額都必須滿足公司降額要求。工作溫度升高，電壓的降額程度要增大。4規(guī)定電阻的功率和溫度降額都必須滿足公司降額要求。工作溫度升高，功率的降額程度要增大。5規(guī)定HYPERLINKADM706R在使用中應(yīng)該將PFI直接接電源，避免器件上電時進(jìn)入測試模式。公司通用電路采用上下拉設(shè)計。在ADM706更改設(shè)計之前，我部門指定不使用ADM706R器件，采用MAX706避免此問題。6規(guī)定HYPERLINKMPC860的TRST*設(shè)計時接/PRESET，避免器件上電時進(jìn)入測試模式。7規(guī)定860的TA上拉要1K，不能太大。8規(guī)定HYPERLINK在使用MPC860的設(shè)計中，如果只對MPC860硬件復(fù)位配置字用到的部分?jǐn)?shù)據(jù)線通過硬件復(fù)位配置字驅(qū)動器進(jìn)行驅(qū)動，其他數(shù)據(jù)線默認(rèn)為MPC860內(nèi)部下拉，那么MPC860的數(shù)據(jù)總線不能使用帶總線保持功能的驅(qū)動器。9規(guī)定系統(tǒng)應(yīng)對指示燈顏色、狀態(tài)進(jìn)行規(guī)定。指示燈設(shè)計，綠燈亮/滅表示正?；蛘吖ぷ鳡顟B(tài)，紅燈亮表示有告警，滅表示無告警。特殊情況下允許采用黃燈指示。除非外觀需要，不推薦采用其他顏色的指示燈。10規(guī)定HYPERLINK面板燈必須經(jīng)過驅(qū)動器進(jìn)行驅(qū)動，應(yīng)該采用低電平有效方式點燈（純電源板另外考慮）。11規(guī)定HYPERLINK面板指示燈/輸入輸出外部信號不與單板內(nèi)重要信號共用驅(qū)動器。12規(guī)定HYPERLINK面板燈5V使用510歐姆左右的電阻，3.3V使用330歐姆左右的電阻。電阻應(yīng)在公司通用件庫中選取常用器件。13規(guī)定HYPERLINK單板內(nèi)部3.3V指示燈推薦統(tǒng)一采用1K限流電阻。14規(guī)定HYPERLINK內(nèi)部電源指示燈，如果電源電壓低于2V，必須經(jīng)過三極管驅(qū)動發(fā)光二極管。15規(guī)定HYPERLINK面板燈（撥碼開關(guān)、按鈕）等上串接的電阻必須接在驅(qū)動器和指示燈（開關(guān)、按鈕）之間，電阻靠近驅(qū)動器放置，避免外界干擾對驅(qū)動器的沖擊。16推薦HYPERLINK單板內(nèi)部指示燈推薦使用低電平驅(qū)動指示燈，驅(qū)動能力足夠時可以采用高電平點燈，選擇主要從節(jié)省成本角度出發(fā)。17規(guī)定單板內(nèi)必須有電源指示，邏輯下載指示燈18規(guī)定ADC和DAC的模擬地和數(shù)字地引腳，在外面應(yīng)該用最短的連線接到同一個低阻抗的接地平面上。19提示以太網(wǎng)非點對點連接時。PHY器件的驅(qū)動能力在器件的允許范圍內(nèi)要調(diào)到最大。20規(guī)定正確配置CPU的上電配置管腳，配置管腳通過電阻上拉或下拉。（配置的內(nèi)容主要包括：BOOT的數(shù)據(jù)寬度、FLASH的數(shù)據(jù)寬度、時鐘的工作模式、地址映射模式、PCI的主從模式、PCI仲裁使能、BOOT是從LOCATIONBUS還是PCI上啟動、鎖相環(huán)時鐘配置、輸出阻抗等）21規(guī)定HYPERLINKMOSFET的柵極（Gate）串10歐姆電阻可有效抑止振蕩；MOSFET并聯(lián)使用時，每個MOSFET的柵極要分別串10歐姆電阻。電阻盡量靠近柵極放置。22規(guī)定HYPERLINK與MOSFET柵極并聯(lián)的ZENER二極管可能會引發(fā)振蕩，要將其連接到柵極串阻的外側(cè)。23規(guī)定HYPERLINK與MOSFET柵極并聯(lián)的電容可能會引發(fā)振蕩，要將其連接到柵極串阻的外側(cè)。注意并聯(lián)電容減慢了開關(guān)的速度，增加了MOSFET并聯(lián)應(yīng)用時的不平衡。24提示保證MOSFET的柵極驅(qū)動類似一個電壓源，具有盡可能小的阻抗。25提示漏極和源極間并聯(lián)阻容緩沖器或并聯(lián)齊納二極管和電容的串聯(lián)吸收電路，這樣在管子關(guān)斷時漏極電流較快減小，使漏源極之間的電壓在擊穿電壓值之下，起到保護(hù)管子的作用。26提示應(yīng)減小MOSFET柵極電壓的上升時間，使MOSFET盡量少的時間處于負(fù)溫度系數(shù)區(qū)域，從而降低熱失控的危險。27提示MT9040、IDT82V3001A等鎖相環(huán)上電后或輸入?yún)⒖碱l率改變后必須復(fù)位鎖相環(huán)。28規(guī)定HYPERLINK繼電器線圈、風(fēng)扇電機(jī)繞組等感性負(fù)載必須有續(xù)流二極管。29規(guī)定HYPERLINK要保證光電耦合器能可靠地工作在開關(guān)狀態(tài)，IF取值不能太?。扇≈礐TR最大值對應(yīng)IF的40％左右），并且集電極負(fù)載電阻要滿足如下的關(guān)系式：(VCC-VIL)/(CTR（min）*IF-II)RL（VCC–VIH）/(ICEO+II)。32規(guī)定按鍵、跳線、撥碼開關(guān)與IC端口之間串接小電阻（推薦100歐姆）或并接TVS管做ESD防護(hù)。推薦采用電阻以節(jié)省成本。對于上下拉都有電阻的設(shè)計方式，可將電阻放在跳線和器件之間作為保護(hù)。33規(guī)定運(yùn)算放大器設(shè)計為放大器時，同相輸入和反相輸入端的輸入等效電阻要一致，減小輸入偏置電流和誤差電流引起的的誤差和噪聲。34規(guī)定ADC、DAC如果使用外部電壓參考，應(yīng)注意參考電壓的精度和穩(wěn)定性，只有在要求不高的情況下才可以采用電源作為參考電壓，并且必須經(jīng)過濾波。35推薦單板上有多個處理器或高速器件，并且各處理器/高速器件對時鐘同相工作無要求時，各器件的時鐘相位盡量錯開，減少同時動作的邏輯門數(shù)量，降低瞬態(tài)工作電流，從而降低單板或系統(tǒng)的EMI。36提示HYPERLINK三態(tài)/OC/OD時分?jǐn)?shù)據(jù)/狀態(tài)總線釋放時應(yīng)注意釋放速度的問題。37規(guī)定非變壓器隔離的差分信號，例如RS-485信號，LVDS信號等，發(fā)送和接收側(cè)必須采用相同的參考地。38可靠性設(shè)計編號級別條目內(nèi)容備注1規(guī)定鉭電容的耐壓要降額到1/3以下。2推薦紋波電流大和沖擊電流大可能引起鉭電容失效，故沖擊電流場合慎用鉭電容，熱插拔等電源瞬變場合謹(jǐn)慎選用鉭電容。3推薦避免使用大容量鉭電容；可用并聯(lián)的形式。4規(guī)定鉭電容失效易產(chǎn)生明火，故避免明火的場合慎用鉭電容。5規(guī)定電源模塊選型時，應(yīng)確保電源模塊上的鉭電容符合降額標(biāo)準(zhǔn)。6規(guī)定工業(yè)級及商業(yè)級器件在實際使用中，結(jié)溫降額應(yīng)采用同樣的降額標(biāo)準(zhǔn)，以確保實際使用中具有較高的可靠性水平。7規(guī)定面板監(jiān)控線纜必須加入防靜電保護(hù)電路（調(diào)用部門模塊電路）。8推薦單板上關(guān)鍵芯片、功耗較大IC，附近預(yù)留接地插座以備未來加裝散熱器接地用9規(guī)定散熱器盡量多點、低阻抗、短距離接工作地平面。散熱器與支柱、螺釘?shù)鹊倪B接處采用星月孔與工作地平面連接；10規(guī)定LDO等芯片的散熱體如果是接在電源腳上時，與之接觸的散熱器應(yīng)該多點接到該電源上。11規(guī)定器件或模塊對散熱器接地有明確要求時，按要求接地。如：帶鋁基板電源模塊的基板和安裝孔及散熱器要接保護(hù)地。12規(guī)定單板上無法實現(xiàn)將散熱器接地方式處理時，散熱器可以采用浮空方式。13規(guī)定同軸電纜的外屏蔽層，屏蔽電纜的屏蔽層可以通過接口接保護(hù)地14規(guī)定明確標(biāo)注金屬殼體的處理方式15推薦器件帶有金屬殼體的引腳，將引腳連接到相應(yīng)的地上。ESD防護(hù)器件接地端、金屬外殼的元器件的金屬外殼、屏蔽裝置接到靜電防護(hù)與屏蔽地；具有金屬殼體而人手又經(jīng)常接觸的部件如接插件等部件，其金屬殼體應(yīng)與接地的機(jī)殼或底板緊密相連。內(nèi)部電路在靠近這些部件的部位，應(yīng)采用大面積接地。16推薦如果上面的規(guī)則實現(xiàn)困難，推薦金屬殼體接地的優(yōu)先順序：通過泄放電阻連接到屏蔽地>保護(hù)地>工作地17提示HYPERLINK對于一些敏感電路，設(shè)計中應(yīng)進(jìn)行容限分析，以確認(rèn)器件選型滿足電路容限要求。18規(guī)定單板保險絲降額合理（額定電流降額至少50％，標(biāo)稱熔斷熱降額至20％），應(yīng)放在保護(hù)器件的前面。對于可能工作于溫度較高環(huán)境的設(shè)計，必須充分考慮保險絲降額。19提示對于沖擊電流很大的場合，保險絲不能按照標(biāo)稱的熔斷熱計算。有案例表明，即使很大降額，仍然不能滿足要求。廠家不能解釋。增加緩啟動是根本方法，不能加緩起可以考慮不用保險絲。20規(guī)定盡量不采用無鎖定裝置的連接器，必須使用時需評審。21提示跳線帽和撥碼開關(guān)等機(jī)械器件存在可靠性，腐蝕等多方面問題，且失效模式通常容易使系統(tǒng)進(jìn)入不正常的分支。盡量避免使用，通過電阻的方式用料單區(qū)分。信號完整性/電源完整性設(shè)計編號級別條目內(nèi)容備注1提示HYPERLINK選擇更不易造成信號完整性問題的接口方式/器件。2規(guī)定關(guān)鍵路徑經(jīng)過時序設(shè)計，具備時序分析報告。凡涉及時序控制的電路，比如CPU/FPGA/專用IC訪問外掛存儲器等必須進(jìn)行時序分析。時序設(shè)計另行規(guī)定3規(guī)定滿足以下任意一項或多項的網(wǎng)絡(luò)必須附帶信號完整性前仿真分析報告：時鐘信號；頻率較高；有較嚴(yán)格的時序要求；對邊沿單調(diào)性有要求（邊沿敏感信號）；網(wǎng)絡(luò)拓?fù)鋸?fù)雜（帶有多個分支和負(fù)載）；對過沖等敏感（參見器件手冊）；相關(guān)標(biāo)準(zhǔn)對信號質(zhì)量有要求。SI仿真另行規(guī)定4推薦HYPERLINK采用16244驅(qū)動器驅(qū)動變化信號，建議在驅(qū)動器輸出添加33.2歐姆電阻或者33歐姆排阻。5提示HYPERLINK有一些可編程邏輯器件可以設(shè)置輸出的驅(qū)動強(qiáng)度、電流等參數(shù)，通過合理設(shè)置可以改善信號完整性。6提示HYPERLINK如果時序允許，應(yīng)將可編程邏輯器件的輸出擺率設(shè)置為慢擺率。7推薦HYPERLINK讀寫信號的驅(qū)動拓?fù)鋺?yīng)盡量簡化，必要應(yīng)采用多個驅(qū)動器的方法簡化拓?fù)洌⑦M(jìn)行信號完整性仿真，采用合適的端接。8推薦可編程邏輯器件，輸出交變信號時應(yīng)進(jìn)行端接。不便端接的信號應(yīng)采用設(shè)置電流、擺率等方式改善信號完整性。9提示單向的片選等信號，可以采用源端端接。10規(guī)定EPLD/FPGA輸出的UART時鐘等交變信號，必須進(jìn)行端接。11規(guī)定HYPERLINK電源上電解電容的數(shù)目應(yīng)該滿足電源完整性要求。12規(guī)定去耦電容的設(shè)計滿足對工作電源的目標(biāo)阻抗的要求，并按PI分析報告實施。PI設(shè)計另行規(guī)定13推薦考慮為換層、穿越平面割裂的信號配置旁路電容。14推薦HYPERLINK在需要對電源完整性進(jìn)行測試的位置，放置電源完整性測試點。15規(guī)定對處理器等大規(guī)模關(guān)鍵器件，必須放置電源完整性測試點。系統(tǒng)相關(guān)設(shè)計編號級別條目內(nèi)容備注1規(guī)定單板接口設(shè)計要和設(shè)計規(guī)范保持完全一致。2規(guī)定背板插座上本板沒有使用的PIN，不要連接到單板內(nèi)的任何網(wǎng)絡(luò)。3規(guī)定HYPERLINK熱插拔系統(tǒng)的接口不應(yīng)采用不支持插拔的標(biāo)準(zhǔn)。4規(guī)定熱拔插系統(tǒng)避免使用I2C總線。如因歷史原因使用I2C總線，電源須采用二極管防止電流反灌。5規(guī)定HYPERLINK背板輸入的TTL/CMOS控制信號應(yīng)該設(shè)置成高電平有效，一般情況處于低電平。6規(guī)定單板輸出到背板的總線信號以及主備單板公用的信號，在單板上電前、單板異常狀態(tài)下處于高阻態(tài)，各控制和狀態(tài)信號符合設(shè)計方案約束。7規(guī)定單板在局部掉電時不應(yīng)出現(xiàn)器件損壞，不影響其他單板總線信號。8推薦在基本不增加成本的情況下，在第一版設(shè)計時，建議保留可調(diào)部分設(shè)計，并增加可調(diào)部分的設(shè)計和冗余設(shè)計，要盡量多的增加可調(diào)部分的設(shè)計。如，通過電阻或跳線實現(xiàn)靈活的功能選擇、盡量多的引出測試點、合理使用器件的空閑管腳增加器件之間的冗余通道（特別是邏輯器件之間），不同器件方案驗證的兼容設(shè)計等。9規(guī)定HYPERLINK單板運(yùn)行時不需要進(jìn)行調(diào)節(jié)的地方一律不用可調(diào)器件。10推薦HYPERLINK設(shè)計應(yīng)保證所有測試使用的跳線帽、跳線針在最終產(chǎn)品中不需安裝。11規(guī)定HYPERLINK系統(tǒng)設(shè)計階段必須進(jìn)行系統(tǒng)級信號完整性設(shè)計，盡量避免復(fù)雜拓?fù)洌瑢γ繅K單板接口的拓?fù)溥M(jìn)行約束，時鐘等關(guān)鍵信號盡量采用點對點方式傳送。12規(guī)定HYPERLINK系統(tǒng)設(shè)計階段必須進(jìn)行系統(tǒng)接口時序設(shè)計，考慮連接器、變化負(fù)載、溫度、信號完整性等帶來的波動，留出充分時序裕量，并規(guī)定各單板接口時序。13規(guī)定RS-485應(yīng)考慮FailSafe設(shè)計，在空閑時差分電平應(yīng)為200mV以上。14提示RS-485上拉或下拉偏置電阻的選擇要注意器件的驅(qū)動能力。15提示RS-485總線要考慮總線上多塊單板并聯(lián)時總線上負(fù)載的影響。16推薦單板能夠檢測自己輸出的數(shù)據(jù)、時鐘，方便故障定位。17規(guī)定應(yīng)能夠承受可能出現(xiàn)的最大電流(包括熱插拔時的電流)。插座有額定電流的參數(shù)，插座電源的針承受最大電流不得超過其額定電流，并要求有一定的降額。例如歐式48PIN的插座，每根針通過的電流不得超過1A。18推薦面板的RUN，ALARM燈用軟件來控制，其他燈由硬件控制點亮。19推薦子卡連接器定義時，不用的插針接地，分布分配，減小信號線間互感串?dāng)_。20推薦E1接口RING接地遵守公司慣例，發(fā)端接地，收端建議可配置為直接接地或者通過電容接地?？梢蕴子霉灸K電路的，依照公司模塊電路實施。21規(guī)定需要熱拔插的接口，在連接器選型時必須保證工作地先于信號和電源連接。推薦的順序為地線-電源-信號。22規(guī)定用于電纜互連的連接器，設(shè)計時注意信號引腳之間定義足夠的地信號，以減小回流路徑，降低信號之間的串?dāng)_，特別是電纜中的時鐘信號和小信號要用地線與其它信號隔離。23推薦系統(tǒng)設(shè)計時主控單板和受控單板間增加少量備用的信號線，在背板上予以設(shè)計，以提高系統(tǒng)的可升級性。24提示資源板用量較大，尤其要考慮成本因素，盡量采用可裁剪配置的設(shè)計方法。綜合器件平滑升級設(shè)計的原則，盡量選擇成本較低器件。25推薦單板應(yīng)采用面板扳手狀態(tài)監(jiān)控電路監(jiān)控面板扳手狀態(tài)，并定義背板連接器左上角、右上角、左下角、右下角四根針為查拔到位指示信號。面板監(jiān)控電路應(yīng)采用防靜電模塊避免靜電騷擾。26提示HYPERLINK主備單板切換應(yīng)盡量減少對系統(tǒng)的影響：負(fù)責(zé)時鐘分發(fā)單板應(yīng)考慮時鐘不丟失，不錯誤；復(fù)位、拔出主用單板應(yīng)考慮盡量檢測到操作并在復(fù)位、拔插前發(fā)起主備倒換；拔出、插入備用單板不應(yīng)對主板工作產(chǎn)生影響。參見說明分析27282930可生產(chǎn)性設(shè)計編號級別條目內(nèi)容備注1規(guī)定HYPERLINK選用的器件必須滿足公司生產(chǎn)工藝要求，布局須通過公司工藝技術(shù)人員審核。2規(guī)定HYPERLINK靜電敏感器件慎用，如果采用要加防靜電保護(hù)措施。3規(guī)定HYPERLINK放置數(shù)量恰當(dāng)?shù)腗ark點，數(shù)量參考原理圖設(shè)計規(guī)范確定。4規(guī)定HYPERLINK雙面貼焊的單板，在選擇器件時盡量使用貼片器件，不使用插裝器件。盡量使單板采用雙面回流焊工藝。5規(guī)定HYPERLINK除非信號完整性特殊要求，背板上一般不應(yīng)放置串阻等器件。背板盡量采用壓接連接器，避免焊接連接器。6提示HYPERLINK選用器件應(yīng)注意器件的潮敏等級，必要時注明以保證生產(chǎn)加工可靠性；其間選型時避免選擇潮敏等級高的器件。7推薦HYPERLINK因為焊接溫度不同，盡量避免板內(nèi)有鉛無鉛工藝器件混用。8可測試性設(shè)計JTAG編號級別條目內(nèi)容備注1規(guī)定含JTAG口的器件都需要使用事業(yè)部規(guī)定的JTAG接口電路，單板提供JTAG插座。2規(guī)定芯片的JTAG口管腳TDI，TMS，TCK，TRST（若有）可控，不能懸空或直接拉低/拉高（注意芯片內(nèi)部的上/下拉電阻）。3規(guī)定芯片的TCK，TMS的驅(qū)動能力滿足掃描鏈路的要求。4規(guī)定芯片的BSDL文件要齊全、完整和正確。5推薦多個同樣的芯片，設(shè)計JTAG串行鏈路。6規(guī)定不同芯片，單獨設(shè)計JTAG鏈路。7提示設(shè)計中TRST*管腳注意正確上拉或下拉，確保測試模式不被啟動。8提示電源控制芯片JTAG下載口單獨引出。9提示XilinxSpartanIII器件的JTAG接口為2.5V，設(shè)計中須防止過壓。測試點編號級別條目內(nèi)容備注1規(guī)定測試點滿足康訊的可測試性要求。應(yīng)設(shè)置充分的內(nèi)部和外部測試點，以便給測量、故障檢測和故障隔離提供手段。測試點應(yīng)有盡量明顯的標(biāo)記。2規(guī)定HYPERLINK電源和地必須有足夠的通孔測試點，要求每一種電源都至少有一個測試點，地的測試點至少每10cm一個，要求平均分布在單板上。3推薦HYPERLINK高頻時鐘信號或高速信號的測試點旁邊應(yīng)放置接地測試點；信號的測試點應(yīng)該放在接收端。4規(guī)定HYPERLINK時序較為復(fù)雜的信號要求每個信號都引出測試點，以方便單板測試。布局時必須注意測試點（包括ICT測試點）引入的分岔盡量短，不得影響信號的信號完整性。對速度很高的信號，必須考慮測試點引入的阻抗不連續(xù)對信號的影響。5推薦HYPERLINK多針測試點，空余的管腳應(yīng)接地處理。6規(guī)定HYPERLINK向PCB提供不焊接插裝器件清單。電路可測試性編號級別條目內(nèi)容備注1規(guī)定時鐘電路或振蕩器電路的輸出可控。2規(guī)定數(shù)字器件特殊引腳需要全部獨立處理。3推薦反饋回路可以斷開。系統(tǒng)可測試性編號級別條目內(nèi)容備注1規(guī)定對輸入單板內(nèi)的時鐘進(jìn)行檢測。2規(guī)定對從背板輸入或輸出至背板的數(shù)字IO信號線的可以控制3推薦CPU能夠檢測輸入單板的信號狀態(tài)，便于實現(xiàn)系統(tǒng)互聯(lián)時的測試。

第二部分詳細(xì)說明原理圖制圖規(guī)范原理圖必須使用公司統(tǒng)一原理圖庫在原理圖設(shè)計中，必須采用公司統(tǒng)一原理圖庫，以保證設(shè)計的一致性和打包后封裝、料單等結(jié)果的一致性。不使用公司統(tǒng)一原理圖庫造成的連接、封裝錯誤個人承擔(dān)責(zé)任。注意使cds.lib中的路徑指向庫服務(wù)器eda-svr1的路徑。庫服務(wù)器每天會和公司統(tǒng)一庫服務(wù)器同步2次確保最新。在改版設(shè)計中尤其要注意這個問題，因為打包時會將部分庫備份到本地，可能造成本地庫和公司庫不一致。對于歷史遺留的未采用統(tǒng)一圖庫的設(shè)計，可以豁免此項檢查。但是如果經(jīng)歷改版，必須將原理圖庫切換至公司統(tǒng)一庫，以保證料單的正確性和后續(xù)的可維護(hù)性。HYPERLINK返回原理圖應(yīng)采用0.100柵格該柵格設(shè)置為一般器件庫管腳間距的設(shè)置，采用非標(biāo)準(zhǔn)設(shè)置的柵格可能會導(dǎo)致其他人員重用原理圖時無法對齊。如果出現(xiàn)原理圖庫中的元件處于0.050柵格，無法對齊者，應(yīng)和原理圖庫管理人員溝通解決。HYPERLINK返回圖框大小部門要求，除非器件符號太大無法在圖面內(nèi)放置，一律采用A4幅面的圖框進(jìn)行設(shè)計。部門一般均采用A4幅面進(jìn)行打印，在A3幅面上繪制的原理圖在A4幅面紙頁上打印后字符無法分辨，難以進(jìn)行走查、評審。故規(guī)定無特殊需要一律采用A4幅面圖框進(jìn)行設(shè)計。HYPERLINK返回圖框上填寫的內(nèi)容和頁碼、總頁數(shù)等信息應(yīng)以用戶變量（CustomerText）進(jìn)行標(biāo)注采用用戶變量方式標(biāo)注，可以每頁的內(nèi)容一致，避免出錯。如果因為填寫錯誤修改，也只需修改一處即可完成整個原理圖的修訂，故要求所有原理圖的圖框信息應(yīng)采用用戶變量進(jìn)行標(biāo)注。用戶變量定義方法如下：菜單中選擇Tools–Options，選擇CustomVariables標(biāo)簽。在表格中定義如下環(huán)境變量：其中前面4項分別為產(chǎn)品類型、單板類型、單板版本、單板原理圖文件編號，應(yīng)向項目負(fù)責(zé)人和標(biāo)準(zhǔn)化管理人員咨詢正確的內(nèi)容。ADRAWN為繪圖者的姓名，采用漢語拼音標(biāo)示，全部使用大寫字母，姓在前，名在后，以一個空格隔開。定義變量后，采用菜單的Text–CustomText選項可以在封面、各頁圖框放置變量。當(dāng)前頁碼和總頁數(shù)采用變量CURRENT_DESIGN_SHEET和TOTAL_DESIGN_SHEETS變量放置。HYPERLINK返回每一頁左下角標(biāo)注功能注釋和修改日期如下圖所示，采用普通文本標(biāo)注功能，采用CON_LAST_MODIFIED變量標(biāo)注最后修改日期標(biāo)注日期。原公司原理圖規(guī)范采用Drawing符號對原理圖第二頁進(jìn)行標(biāo)注。我們在實際應(yīng)用中發(fā)現(xiàn)，采用每頁標(biāo)注可以知曉每頁最后被修改的時間，所以部門要求每頁都要標(biāo)注最后修改時間。采用環(huán)境變量的優(yōu)點是可以直接將屬性附著在圖框上，拷貝圖框的同時就可以拷貝最后修改時間記錄。而采用Drawing符號必須規(guī)定一個組拷貝才能一起拷貝。故部門要求采用環(huán)境變量進(jìn)行標(biāo)注，如圖例所示。如果產(chǎn)品有特定規(guī)范，則采用何種方式標(biāo)注以產(chǎn)品統(tǒng)一規(guī)范為準(zhǔn)。HYPERLINK返回原理圖必須署名。多人設(shè)計原理圖應(yīng)在相應(yīng)頁碼署各自的姓名，封面署單板負(fù)責(zé)人的姓名。如果一份原理圖由多人完成，每個人完成其中一個部分，應(yīng)在定義環(huán)境變量時定義多個環(huán)境變量，如ADRAWN1，ADRAWN2……以此類推。在分配任務(wù)時事先約定，在各自完成的部分分開填寫相應(yīng)的用戶變量，實現(xiàn)分開署名。封面頁的署名為單板負(fù)責(zé)人的署名。對于改版、借鑒、調(diào)用的原理圖，應(yīng)署最后一次修改者本人姓名，而不是原作者姓名。原理圖最后一次修改者對調(diào)用、借鑒后的結(jié)果負(fù)責(zé)。HYPERLINK返回原理圖上所有的文字方向應(yīng)該統(tǒng)一，文字的上方應(yīng)該朝向原理圖的上方（正放文字）或左方（側(cè)放文字）下圖分別為符合規(guī)范和不符合規(guī)范的例子。文字都向上或者向左，符合規(guī)范文字方向不一致，有文字向右，字符重疊，不合規(guī)范標(biāo)注文字方向向下，不合規(guī)范。HYPERLINK返回原理圖上的各種標(biāo)注應(yīng)清晰，不允許文字重疊。原理圖上包括網(wǎng)絡(luò)名、位好、器件管腳號等各中字符都不允許重疊下面是不符合規(guī)范的例子HYPERLINK返回去耦電容的放置去耦電容分為兩種：局部去耦和全局去耦。局部去耦目的很明確的布置在芯片附近，為芯片和附近的信號提供信號回流路徑和電源去耦。全局電容布置于板上各處。將去耦電容和器件在原理圖上靠近放置，可以有針對性、有計劃地添加局部去耦，在布局時應(yīng)該注意將相應(yīng)位號的電容擺放在需要去耦的芯片附近。全局去耦電容主要分布在單板上沒有去耦電容的部分，以及換層過孔的附近，提供信號回流通路。HYPERLINK返回差分線命名差分線推薦使用+/-結(jié)尾，便于在辨認(rèn)網(wǎng)絡(luò)，在布線時添加合適的約束以及信號完整性分析。因為事業(yè)部3G規(guī)范命名中出現(xiàn)信號命名以單板名稱為后綴，差分線+/-符號放在中間的情況，為了兼容本規(guī)范允許+/-號放在中間。無特殊情況推薦將+/-符號放在信號名最后。HYPERLINK返回時鐘信號的命名為了方便信號完整性分析和布線約束制定，并保證不引起歧義，時鐘信號必須以規(guī)定的CLK后綴結(jié)束。其他信號，例如時鐘使能信號等，一律禁止以該信號命名后綴結(jié)束。時鐘信號命名還應(yīng)體現(xiàn)出時鐘頻率。根據(jù)繪圖者的習(xí)慣，可以體現(xiàn)出時鐘的流向、用途、來源等信息。例如：FPGA1_8K_CLK，F(xiàn)PGA2_33M_CLK，OIB0_52CHIP_TCLK都是符合規(guī)范的命名。串聯(lián)端接時鐘網(wǎng)絡(luò)的命名參見HYPERLINK串聯(lián)端接網(wǎng)絡(luò)的繪制和命名注：CHIP為CDMA中常用的時鐘速率，1xCHIP為1.2288MHz。HYPERLINK返回串聯(lián)端接網(wǎng)絡(luò)的繪制和命名對于源端端接網(wǎng)絡(luò)，正確的畫法應(yīng)該是將串阻直接畫在驅(qū)動器件的輸出端，串阻和驅(qū)動器件之間的網(wǎng)絡(luò)可以不進(jìn)行命名，串阻之后的網(wǎng)絡(luò)進(jìn)行命名。如下圖所示為一個正確的范例。如果將串阻放在接收端，或者在串阻之前的信號進(jìn)行命名，串阻之后的信號不進(jìn)行命名，都會使得布線的分析和檢查困難，甚至?xí)斐纱璞环胖迷诮邮斩硕幢徊槌龅慕Y(jié)果，導(dǎo)致信號完整性較差。如下圖是不正確的范例。HYPERLINK返回電源及有特殊要求的網(wǎng)絡(luò)命名對于電源網(wǎng)絡(luò)和有特殊要求的網(wǎng)絡(luò)（例如阻抗控制，電流較大，布線層、過孔數(shù)有限制等），必須加以命名，這樣在PCB進(jìn)行布線布局時，就可以對相應(yīng)網(wǎng)絡(luò)進(jìn)行特定的約束和檢查，確保布線滿足設(shè)計要求。對于單板接口電源信號，應(yīng)該和系統(tǒng)設(shè)計保持一致，不強(qiáng)制規(guī)范添加VCC前綴。但是《PCB設(shè)計說明》中必須明確申明，確保布線符合設(shè)計實際需要。對于一些器件（例如時鐘驅(qū)動器、鎖相環(huán)等），其電源單獨通過磁珠等進(jìn)行濾波，往往忘記添加網(wǎng)絡(luò)標(biāo)號直接相連，或者添加普通的網(wǎng)絡(luò)標(biāo)號。這樣的結(jié)果很可能導(dǎo)致該網(wǎng)絡(luò)未按照電源進(jìn)行布線，走線較細(xì)或者走較長線，帶來性能上的降低。HYPERLINK返回原理圖庫多部分構(gòu)成的器件打包問題一些器件因為管腳很多，在原理圖庫中被分成了幾個部分，例如部分背板連接器、FPGA、CPU等。這些器件在繪圖過程中很可能被放置在不同的頁上。在打包過程中，很可能出現(xiàn)一個器件的不同部分被分以不同的位號，成為多個器件；以及多個器件位號相互交錯的問題。一般避免此問題有如下方法：對同一個器件的不同部分，設(shè)置屬性“Group”，定義為同一個組名（例如“FPGA1”）；設(shè)置位號硬屬性“Location”后打包。（反標(biāo)產(chǎn)生的為“$Location”軟屬性。）以上兩種方法不能同時使用，否則會出現(xiàn)錯誤信息（參見PackageXL手冊）。一般情況下，為了避免打包時或者修改屬性時出現(xiàn)其他問題，兼顧模塊設(shè)計的需要，我們不推薦使用“Location”指定硬屬性的方法解決此問題，建議定義“Group”屬性。HYPERLINK返回Alias符號的使用我們有時使用Alias來連接網(wǎng)絡(luò)，以實現(xiàn)同一個物理網(wǎng)絡(luò)，需要不同名稱的場合。例如對于一個網(wǎng)絡(luò)信號名定義為PLUG-S，實際和GNDD相連，就可以使用Alias進(jìn)行連接，不會發(fā)生錯誤。使用Alias連接的網(wǎng)絡(luò)，必須使用網(wǎng)絡(luò)標(biāo)號的方式進(jìn)行連接，不能使用連線(wire)進(jìn)行連接，否則會導(dǎo)致連接失敗。正確的畫法為：錯誤的畫法為：兩種連接方式看起來完全一樣，但是實際上第二種方式在打包時不能形成正確的連接。HYPERLINK返回禁止使用SIZE屬性放置多個器件在參考文獻(xiàn)《Q/ZX04.104.2-2002電路原理圖設(shè)計規(guī)范——基于CADENCE平臺的設(shè)計要求》中，說明了一種采用定義SIZE屬性放置多個相同連接關(guān)系器件的方法，例如去耦電容、MARK點等。采用此種方法雖然方便了原理圖繪制，但是導(dǎo)致位號難以控制的問題。當(dāng)布局布線要求需要調(diào)整數(shù)量時，很可能出現(xiàn)調(diào)整掉已經(jīng)布局好位號等問題，所以本部門規(guī)定，禁止使用SIZE放置多個相同連接關(guān)系的器件。HYPERLINK返回Offpage/offpg符號的調(diào)用Offpage符號在原理圖庫中一共有六種，如下圖所示：這六種符號分別表示出了輸入、輸出和雙向信號從左右兩個方向進(jìn)入頁面。垂直的出頁符由水平的出頁符翻轉(zhuǎn)實現(xiàn)。需要注意的是出頁符在使用中不能通過鏡像、翻轉(zhuǎn)的方式作為相反方向的出頁符使用，例如將左側(cè)入頁符1翻轉(zhuǎn)、鏡像后作為右側(cè)入頁符4使用，否則會出現(xiàn)文字位置、方向錯誤的現(xiàn)象，違反HYPERLINK關(guān)于文字方向的規(guī)范。HYPERLINK返回器件管腳上的引線，應(yīng)引出后再分叉，不得直接在器件管腳上分叉在繪圖時，如果遇到T型的網(wǎng)絡(luò)，必須將遠(yuǎn)見引腳引出后連接，不得直接在器件管腳連出分叉，如下圖所示。采用上圖中左側(cè)的方式，在原理圖打印后，無法確認(rèn)網(wǎng)絡(luò)連接。故不推薦使用。HYPERLINK返回關(guān)于單節(jié)點網(wǎng)絡(luò)和浮空管腳的檢查可以通過Cadence附帶的原理圖規(guī)則檢查工具RulesChecker（也稱CheckplusHDL）對原理圖進(jìn)行規(guī)則檢查。我們最常用的是單節(jié)點（Single_node_net）和浮空管腳（Unconnected_instance）檢查。啟動RulesChecker的方法是選擇AllegroProjectManager的菜單Tools–RulesChecker。在LogicRules一項中選擇net_name_checks.rle中的single_node_net和Property_checks.rle中的unconnected_instance選項（根據(jù)需要可以繼續(xù)選擇nets_shorted等選項），運(yùn)行RulesChecker。運(yùn)行完成的結(jié)果可以通過讀取文本文件的方式檢查，也可以通過ViewMarker直接在原理圖上定位確認(rèn)。在設(shè)計中出現(xiàn)單節(jié)點和浮空管腳是很正常的事情，例如單板靜電泄放模塊中有很多單節(jié)點。本條目要求的是對所有的單節(jié)點和未連接管腳進(jìn)行確認(rèn)，確保沒有漏接網(wǎng)絡(luò)或者遺留未處理的CMOS輸入管腳、器件控制管腳。HYPERLINK返回采用Cadence提供的工具對原理圖和PCB的網(wǎng)表一致性進(jìn)行檢查Cadence提供的工具可以對原理圖和PCB中的網(wǎng)表一致性進(jìn)行檢查，不需要人工進(jìn)行。調(diào)用該工具只需要在ProjectManager窗口中點擊DesignSync圖標(biāo)，選擇DesignDifference條目即可。保留電路設(shè)計通用要求器件接口電平匹配器件接口之間的電平應(yīng)該匹配，尤其要注意不同電壓/電平類型邏輯進(jìn)行接口的場合。例如我們常用的LVTTL信號輸入低電平閾值和高電平閾值分別為0.8V和2.0V。雖然器件實際反轉(zhuǎn)電平處于0.8~2.0V中間的某一個電壓，但是設(shè)計必須保障輸入電平不會處于兩個閾值之間。對于差分線，要考慮邏輯的共模電壓和差分電壓范圍是否都能夠滿足要求。在不同標(biāo)準(zhǔn)、不同電壓的邏輯電平進(jìn)行接口時，尤其要注意這個問題，并避免器件工作在安全工作范圍之外。例如某單板中曾使用3.3V的PCI時鐘驅(qū)動器CDCV304分發(fā)射頻時鐘，時鐘來源于1顆5V的壓控晶體振蕩器（VCXO），該振蕩器為CMOS輸出。VCXO的輸出電壓范圍超出了CDCV304輸入的電壓范圍，長期工作可能對CDCV304的鉗位電路或VCXO的驅(qū)動電路造成損傷。Xilinx的SpartanIII器件采用2.5V的電源Vccaux作為下載接口電源，直接連接下載線會對器件造成損傷。廠家推薦的做法是采用電阻限流保護(hù)下載管腳中的鉗位二極管，并在Vccaux上接對地的電阻泄放電流。我們在設(shè)計中可以采用2.5V的驅(qū)動器轉(zhuǎn)換省去這些麻煩，但是選擇2.5V驅(qū)動器時必須考慮能夠承受高于電源電壓的輸入。對鉗位電路的介紹參見“HYPERLINK對電源有二極管鉗位保護(hù)的器件”。隨著工藝的進(jìn)步，線寬減小，很多邏輯器件的內(nèi)置保護(hù)電路變得非常脆弱，不能長期承受過應(yīng)力，器件對過沖等指標(biāo)也提出了要求。在設(shè)計中應(yīng)予以甄別。差分信號也存在同樣的問題。系統(tǒng)中可能出現(xiàn)的高速差分電平包括PECL，LVPECL，CML，LVDS（MLVDS，BLVDS）等等。這些電平之間也有可能需要進(jìn)行接口。這些電平的共模電平和差模電平各不相同。需要在這些電平之間切換時，可以采用專用的轉(zhuǎn)換芯片，也可以采用戴維寧定理、分壓電路等基本電路實現(xiàn)接口，例如5V的PECL信號和3.3V的LVPECL信號接口采用的3電阻端接電路。采用交流耦合消除了直流共模電壓的不同，方便了接口設(shè)計。但是需要注意的是交流耦合只能在數(shù)據(jù)流直流平衡的方式下使用，否則無法正常工作。Agilent公司1032/1034芯片組的CIMT編碼、802.3規(guī)定的8B/10B編碼等都屬于直流平衡編碼。通常的時鐘占空比在50%左右，也可認(rèn)為是直流平衡的。交流耦合的參考電路如下圖所示：R1和R2為接收器提供正確的直流偏置電平，并為傳輸線提供端接。傳輸線上的0.1uF電容隔離直流分量。各種耦合方式的介紹可以參見TI公司文檔SCAA056，SCAA059，SCAA062以及其他參考文檔。HYPERLINK返回PECL-LVPECL接口PECL信號電源電壓為5V，在和LVPECL接收器進(jìn)行接口時直流偏置工作點不滿足要求。對于數(shù)據(jù)流經(jīng)過直流編碼的應(yīng)用，可以采用交流耦合方式，即在信號線上串聯(lián)電容隔斷直流，兩邊分別采用上下拉電阻設(shè)置工作點。交流耦合電容如直接對單板外部接口，則存在對對方單板輸入器件的ESD損傷隱患。采用上面提到的，在耦合電容另外一邊對地接大電阻防止靜電積累是可以的，但要考慮對信號的影響，所以需要對改電路進(jìn)行實際驗證才可以下結(jié)論。對于必須采用直流接口的場合，應(yīng)采用公司的3電阻端接參考設(shè)計。電路原理圖如下圖所示。設(shè)計說明參見公司模塊化資源庫中“硬件設(shè)計指南－專題技術(shù)部分”專題中“PECL電平匹配設(shè)計指南”文檔。因為該文檔成文較早，電阻的選取不一定能夠在公司通用件庫中找到對應(yīng)的阻值。實際應(yīng)用中應(yīng)在通用件庫中選擇阻值相近的常用通用材料。HYPERLINK返回單板對外接口器件選型必須能夠滿足熱拔插要求在單板對外接口器件選型時，應(yīng)確保器件可以經(jīng)受熱拔插。對于普通邏輯電平器件，應(yīng)考慮采用支持OE控制、Ioff、PU3S的器件。這部分可以參考HYPERLINK邏輯器件應(yīng)用章節(jié)關(guān)于熱拔插要求的說明。對于其他器件也應(yīng)充分考慮器件在電源為0的情況下，是否會導(dǎo)致器件損壞、信號線被拉死情況，當(dāng)單板上電且輸入懸空的情況下，是否會出現(xiàn)輸出亂碼或錯誤電平、器件損壞等情況，并進(jìn)行相應(yīng)處理。對差分信號的熱拔插要求參見“HYPERLINK差分信號應(yīng)考慮Failsafe功能”章節(jié)。HYPERLINK返回對電源有二極管鉗位保護(hù)的器件當(dāng)器件內(nèi)部存在對電源鉗位的二極管時，輸入電壓高于電源電壓（或者在熱拔插場合電源電壓被關(guān)閉、還沒有啟動），則輸入電壓會被二極管鉗制，對其他信號造成影響，并很可能造成驅(qū)動器件或者鉗位二極管的過應(yīng)力損壞。如果器件的電源沒有吸納電流的能力，且該電源本身電流很小，則輸入有可能通過鉗位二極管拉高電源電壓，造成局部電源過壓，對器件造成損壞。在有些情況下，我們利用鉗位二極管來實現(xiàn)高電平到低電平的接口，例如Xilinx的FPGA應(yīng)用于PCI總線的場合、XilinxSpartanIII應(yīng)用3.3V電平下載的場合等，這是一般必須采用串聯(lián)電阻或經(jīng)過仔細(xì)計算，確保保護(hù)二極管和輸入極門的柵極不會受到過壓損壞。計算的范例可以參考Xilinx文檔XAPP653《3.3VPCIDesignGuidelines》。HYPERLINK返回差分信號應(yīng)考慮Failsafe功能差分線的Failsafe功能包括當(dāng)驅(qū)動器斷電，接收器斷電，驅(qū)動器未連接，差分線開路，差分線短路（或者通過匹配電阻連接）等狀況下，器件不應(yīng)該損壞。更高的要求是當(dāng)因為上述各種原因，差分線處在中間電平時，接收器應(yīng)該輸出一個固定的狀態(tài)。接收器輸出亂碼很可能導(dǎo)致器件的時序不滿足要求而導(dǎo)致狀態(tài)機(jī)跑飛等故障。我們的3G系統(tǒng)中大量使用MLVDS器件發(fā)放時鐘，可以參考TI公司SLLD009等文檔了解MLVDS器件的Failsafe功能。I型MLVDS器件在我們系統(tǒng)應(yīng)用中，在無驅(qū)動狀態(tài)下會因為干擾而輸出亂碼，采用II型器件可以解決；我們系統(tǒng)中的RS-485器件，當(dāng)接收端接有端接電阻且無驅(qū)動的情況下，輸出低電平，造成UART接收到錯誤的碼，需要進(jìn)行上拉或下拉處理。我們系統(tǒng)中RS-485總線的處理也是考慮到Failsafe功能和器件驅(qū)動能力之后綜合考慮的結(jié)果。HYPERLINK返回了解CMOS器件的閂鎖現(xiàn)象，選用不易發(fā)生閂鎖的器件CMOS器件的閂鎖（Latch-up）現(xiàn)象是由CMOS工藝結(jié)構(gòu)所造成的。CMOS器件在生產(chǎn)過程中，會寄生PNPN結(jié)構(gòu)，相當(dāng)于一個SCR（SiliconControlledRectifier）。當(dāng)因為電源電壓異常、輸入電壓/輸出電壓高于電源或者低于地、ESD放電等情況出現(xiàn)時，就有可能觸發(fā)閂鎖。當(dāng)閂鎖發(fā)生時，器件內(nèi)部的寄生SCR被觸發(fā)，形成從電源到地的電流直通通路，產(chǎn)生大量熱導(dǎo)致器件燒毀。一般觸發(fā)源消失后閂鎖仍然保持，只有斷電能夠退出閂鎖狀態(tài)。為了降低器件發(fā)生閂鎖的概率，我們在設(shè)計中應(yīng)該理解并選擇不易發(fā)生閂鎖的器件。在一些器件手冊上會說明，閂鎖性能滿足JESD78規(guī)定的某一級要求，均可作為參考。同時，我們在應(yīng)用中應(yīng)該盡量避免觸發(fā)閂鎖的條件，例如：熱拔插過程中保證地線首先接觸，然后是電源，最后才是信號在背板接口上采用串聯(lián)電阻的方法限制電流，減少閂鎖發(fā)生的概率多電源器件，嚴(yán)格遵守手冊規(guī)定的上電和斷電順序避免信號和電源出現(xiàn)過壓等情況：一方面應(yīng)該采取措施避免信號線上出現(xiàn)浪涌，一方面應(yīng)該避免因為二極管鉗位電路將浪涌瀉放到電源而造成局部電源過壓。關(guān)于閂鎖原理的詳細(xì)介紹，可以找到很多參考文檔。TI公司的文檔SLYA014《Latch-up,ESD,andotherPhenomena》介紹了閂鎖和一些類似的現(xiàn)象，ZARLINK公司的文檔《UnderstandingandEliminatingLatch-upinCMOSApplications》JEDEC標(biāo)準(zhǔn)EIA/JESD-78《ICLatch-upTest》介紹了閂鎖測量的術(shù)語和方法，劉春杰的技術(shù)文檔《普通電平邏輯器件應(yīng)用指導(dǎo)書》中也有對閂鎖的成因進(jìn)行介紹。HYPERLINK返回器件工作速率符合設(shè)計要求器件和引入信號的交流特性應(yīng)該匹配，例如EPLD是否支持引入的高速時鐘信號以保證邏輯能夠正確采樣；時鐘BUFFER是否用來驅(qū)動比其所能支持的頻率更高的時鐘信號等。例如SN65MLVD200器件，其數(shù)據(jù)手冊上的速率為100bps，折算成時鐘頻率為50MHz，如果我們用來驅(qū)動60MHz的信號，雖然可以工作，但是性能不能再得到數(shù)據(jù)手冊上的保證。使用邊沿速率很低的信號驅(qū)動高速器件，可能在邊沿上產(chǎn)生毛刺或者振蕩，參見“HYPERLINK對緩慢變化的信號需要使用帶施密特輸入的器件進(jìn)行驅(qū)動”。同時也不推薦使用高速器件驅(qū)動低速信號，因為高速器件對毛刺信號敏感，且容易使得系統(tǒng)的EMC性能惡化。我們在設(shè)計中有時會遇到PP2S或者8KHz的時鐘信號，單板工作實際上并不以之為時鐘信號，而是采用更高速的時鐘對這些信號進(jìn)行采樣，不要求這些信號邊沿單調(diào)，時序相對也較為寬松。在設(shè)計中采用時鐘驅(qū)動器驅(qū)動這些信號會使得系統(tǒng)的信號完整性問題惡化。根據(jù)系統(tǒng)時序裕量，可以根據(jù)需求采用普通的驅(qū)動器驅(qū)動，作為普通數(shù)據(jù)信號處理。需要注意的是，時鐘的占空比發(fā)生變化、系統(tǒng)熱拔插過程中時鐘上的毛刺信號都相當(dāng)于使得時鐘頻率升高，從而導(dǎo)致邏輯跑飛。在設(shè)計中必須注意這樣的問題，保證系統(tǒng)能夠可靠工作。HYPERLINK返回在滿足系統(tǒng)性能要求的情況下，盡量降低信號的速率，采用慢速器件高速器件主要指信號切換速率高的器件。因為切換速率高對應(yīng)著工作頻率也能增加，所以兩者有一定的聯(lián)系。高速器件和高時鐘速率對系統(tǒng)帶來了多方面的影響：信號完整性問題。即使是很短的導(dǎo)線，也必須作為傳輸線處理，進(jìn)行恰當(dāng)?shù)亩私?，否則就會發(fā)生振鈴、過沖。這不僅僅和頻率相關(guān)，頻率很低而切換速度很高的器件也必須考慮！切換速率的提高使得電源完整性劣化，需要更多的考慮電源系統(tǒng)的設(shè)計。有可能造成成本的上升。例如曾經(jīng)采購EP20K160EFC484型FPGA，快一個等級的器件價格上要高出數(shù)百元人民幣。更多的EMC問題。設(shè)計時序要求更加嚴(yán)格。功耗更大，為系統(tǒng)散熱帶來挑戰(zhàn)。當(dāng)不必要的時候，我們可以盡量選用便宜、滿足要求的慢速器件。HYPERLINK返回模塊電路、通用電路和參考設(shè)計設(shè)計的重用可以大大簡化設(shè)計工作，提高設(shè)計效率，提高工作質(zhì)量。公司內(nèi)部統(tǒng)一使用相同功能電路還能夠減少器件選型種類，降低管理成本，并通過擴(kuò)大單一器件采購量的方式降低采購成本。模塊電路/參考設(shè)計一般都由相關(guān)領(lǐng)域經(jīng)驗豐富的員工開發(fā)，經(jīng)過了較多的應(yīng)用驗證和嚴(yán)格的設(shè)計評審，電路成熟，可靠性較高。沒有特殊的情況，能夠采用模塊電路實現(xiàn)功能者一律要求使用模塊電路。如果認(rèn)為模塊電路在成本上不具優(yōu)勢，或者模塊電路存在設(shè)計問題，應(yīng)提請模塊電路進(jìn)行修正，不要私自重新設(shè)計電路。HYPERLINK返回產(chǎn)品設(shè)計約定對于部分尚未來得及模塊化、通用電路化的電路，以及只和產(chǎn)品相關(guān)的電路設(shè)計、器件選型，部門在產(chǎn)品開發(fā)的特定階段會針對產(chǎn)品進(jìn)行約定。例如在3G系統(tǒng)中選定了部分器件作為公用器件，約束了接口邏輯器件的上拉或下拉方式，規(guī)定了0.1uF去耦電容的選取等。這些約束在產(chǎn)品范圍內(nèi)和模塊電路、通用電路等有同等效力，必須遵守。HYPERLINK返回同一物料代碼下多種器件的使用為了降低采購成本，并避免因為供應(yīng)商出現(xiàn)商務(wù)糾紛、財務(wù)問題、質(zhì)量問題等導(dǎo)致公司生產(chǎn)受到影響，一般的物料都會要求有兩家以上的供應(yīng)商可以供貨。物料代碼的初次申請往往是為特定應(yīng)用場合考慮，所以兩種物料很可能各種參數(shù)不完全兼容。對同一代碼物料的采購，是綜合價格、供貨能力等各項因素考慮的結(jié)果，例如某應(yīng)用需要3.3V工作100MHz的視頻模擬開關(guān)，為兩種物料申請了代碼，一種的工作電壓為3.3V，另外一種可以工作在3.3V或者5V的環(huán)境下。當(dāng)設(shè)計進(jìn)行器件選型時，必須要求對一個代碼下所有的物料都進(jìn)行分析，確保可用。在調(diào)試和試生產(chǎn)過程中對各種物料單獨使用、混合使用等各種情況進(jìn)行試驗，確保設(shè)計工作正常。另外例如16C554型4路UART，同一代碼下有ST16C554和TL1