基于QuartusII的四組智力搶答器的設(shè)計(jì)與仿真

學(xué)號(hào)~~~~~~~~~~~~~~密級(jí)公開(kāi)北京師范大學(xué)本科畢業(yè)論文基于QuartusII的四組智力搶答器的設(shè)計(jì)與仿真學(xué)院名稱(chēng)：電子工程學(xué)院專(zhuān)業(yè)名稱(chēng)：電子設(shè)計(jì)學(xué)生姓名：~~~指導(dǎo)教師：~~教授二○一三年五月鄭重聲明本人呈交的學(xué)位論文，是在導(dǎo)師的指導(dǎo)下，獨(dú)立進(jìn)行研究工作所取得的成果，所有數(shù)據(jù)、圖片資料真實(shí)可靠。盡我所知，除文中已經(jīng)注明引用的內(nèi)容外，本學(xué)位論文的研究成果不包含他人享有著作權(quán)的內(nèi)容。對(duì)本論文所涉及的研究工作做出奉獻(xiàn)的其他個(gè)人和集體，均已在文中以明確的方式標(biāo)明。本學(xué)位論文的知識(shí)產(chǎn)權(quán)歸屬于培養(yǎng)單位。本人簽名：日期：摘要本設(shè)計(jì)實(shí)現(xiàn)了四組智力搶答器的邏輯功能，主要由搶答鑒別模塊、計(jì)分模塊、7段譯碼顯示模塊、頂層模塊等局部組成。采用VHDL語(yǔ)言編寫(xiě)代碼，并在QuartusII6.0環(huán)境進(jìn)行編譯仿真，通過(guò)分析仿真結(jié)果，可以很好的完成搶答器的預(yù)定功能和要求。關(guān)鍵詞：VHDL；QuartusII6.0；搶答器ABSTRACTThisdesignimplementsthelogicfunctionofthefour-groupintelligenceResponder.Itismainlycomposedoftheidentificationmoduleofansweringmachine,scoringmodule,7-segmentdecodedisplaymodule,top-levelmoduleandsoon.ThewholecodeisdescribedintheVHDLHardwareDescriptionLanguage,andcarriedonthecompilingandtestingintheQuartus||6.0.Byanalyzingtheresultsofsimulation,itshowsthattheansweringmachinehasmeettheexpectedfunctionsandrequirements.Keywords:VHDL;QuartusII6.0;Responder目錄TOC\o"1-3"\h\u2471第1章緒論1204851.1研究背景 163461.2研究目的 14620第2章EDA簡(jiǎn)介3302142.1EDA技術(shù)介紹 3152392.2VHDL簡(jiǎn)介 3134782.3QuartusII簡(jiǎn)介 4211342.4可編譯邏輯器件FPGA/CPLD簡(jiǎn)介 527257第3章四組智力搶答器的設(shè)計(jì)6259863.1系統(tǒng)設(shè)計(jì)要求 694663.2頂層模塊的設(shè)計(jì) 6107593.3搶答判別模塊的設(shè)計(jì) 1043373.4計(jì)分模塊的設(shè)計(jì) 13122543.57段LED顯示驅(qū)動(dòng)模塊的設(shè)計(jì) 144583第4章四組智力搶答器的仿真結(jié)果16208004.1頂層模塊的仿真結(jié)果 16424.2搶答判別模塊的仿真結(jié)果 16286004.3計(jì)分模塊的仿真結(jié)果 1788614.47段LED顯示驅(qū)動(dòng)模塊的仿真結(jié)果 1725074總結(jié)1917885參考文獻(xiàn)2030346致謝2118598附錄22第1章緒論1.1研究背景人類(lèi)社會(huì)進(jìn)入到高度興旺的信息化社會(huì)，信息社會(huì)的開(kāi)展離不開(kāi)電子產(chǎn)品的進(jìn)步?，F(xiàn)代電子產(chǎn)品在性能提高、復(fù)雜度增大的同時(shí)，價(jià)格卻一直呈下降趨勢(shì)，而且產(chǎn)品更新?lián)Q代的步伐也越來(lái)越快，實(shí)現(xiàn)這種進(jìn)步的主要原因就是生產(chǎn)制造技術(shù)和電子設(shè)計(jì)技術(shù)的開(kāi)展。前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬(wàn)個(gè)晶體管；后者的核心就是EDA技術(shù)。沒(méi)有EDA技術(shù)的支持，想要完成上述超大規(guī)模集成電路的設(shè)計(jì)制造是不可想象的,但是面對(duì)當(dāng)今飛速開(kāi)展的電子產(chǎn)品市場(chǎng)，設(shè)計(jì)師需要更加實(shí)用、快捷的EDA工具，使用統(tǒng)一的集體化設(shè)計(jì)，改變傳統(tǒng)的設(shè)計(jì)思路，將精力集中到設(shè)計(jì)設(shè)想、方案比擬和尋找優(yōu)化設(shè)計(jì)等方面，需要以最快的速度，開(kāi)發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品，對(duì)EDA技術(shù)提出了更高的要求。傳統(tǒng)的EDA設(shè)計(jì)方法采用自底向上的設(shè)計(jì)方法，一般先按電子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對(duì)每個(gè)子模塊畫(huà)出真值表，用卡諾圖進(jìn)行手工邏輯簡(jiǎn)化，寫(xiě)出布爾表達(dá)式，畫(huà)出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器件，設(shè)計(jì)電路板，最后進(jìn)行實(shí)測(cè)與調(diào)試，由于無(wú)法進(jìn)行硬件系統(tǒng)功能仿真，如果某一過(guò)程存在錯(cuò)誤，查找和修改十分不便，所以這是一種費(fèi)時(shí)、費(fèi)力的設(shè)計(jì)方法,而現(xiàn)代電子設(shè)計(jì)技術(shù)(EDA)是自頂向下且先進(jìn)高效的。在電子產(chǎn)品的設(shè)計(jì)理念、設(shè)計(jì)方式、系統(tǒng)硬件構(gòu)成、設(shè)計(jì)的重用性、知識(shí)產(chǎn)權(quán)、設(shè)計(jì)周期等方面,EDA技術(shù)具有一定的優(yōu)勢(shì)。所以本次設(shè)計(jì)的搶答器拋棄了傳統(tǒng)的設(shè)計(jì)方法，選擇了采用主流的EDA技術(shù)進(jìn)行設(shè)計(jì)。1.2研究目的智力競(jìng)賽是“快樂(lè)學(xué)習(xí)〞這一教育模式的典范，它采用在規(guī)定的一段時(shí)間內(nèi)搶答和必答等方式，在給人們的生活帶來(lái)樂(lè)趣的同時(shí)，也使參與者和觀眾在愉悅的氣氛中學(xué)到一些科學(xué)知識(shí)和生活知識(shí)，因此很受大家的喜歡。但是，在這類(lèi)比賽中，對(duì)于誰(shuí)先誰(shuí)后搶答，在何時(shí)搶答，如何計(jì)算答題時(shí)間等等問(wèn)題，假設(shè)是僅憑主持人的主觀判斷，就很容易出現(xiàn)誤判。所以，我們就需要一種具備自動(dòng)鎖存，置位，清零等功能智能搶答器來(lái)解決這些問(wèn)題。智能競(jìng)賽搶答器是一種應(yīng)用十分廣泛的設(shè)備，在各種競(jìng)賽、搶答場(chǎng)合中，它都能客觀、迅速地判斷出最先獲得發(fā)言權(quán)的選手。早期的搶答器只是由三個(gè)三極管、可控硅、發(fā)光管等器件組成的，能通過(guò)發(fā)光管的指示識(shí)別出選手號(hào)碼。現(xiàn)在大多數(shù)智能搶答器都是由單片機(jī)或數(shù)字集成電路構(gòu)成的，并且新增了許多功能，如選手號(hào)碼顯示，搶按前或搶按后的計(jì)時(shí)，選手得分顯示等功能。第2章EDA簡(jiǎn)介20世紀(jì)末，電子技術(shù)獲得飛速的開(kāi)展，作為現(xiàn)代電子設(shè)計(jì)的核心EDA扮演的角色也越來(lái)越重要。由于電子領(lǐng)域的變化可謂是日新月異，所以本章就簡(jiǎn)單的介紹一下EDA技術(shù)和EDA中幾個(gè)重要的名詞。2.1EDA技術(shù)介紹電子設(shè)計(jì)技術(shù)的核心就是EDA技術(shù)，EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作，即IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)計(jì)。EDA技術(shù)已有30年的開(kāi)展歷程，大致可分為三個(gè)階段。70年代為計(jì)算機(jī)輔助設(shè)計(jì)(CAD)階段，人們開(kāi)始用計(jì)算機(jī)輔助進(jìn)行IC幅員編輯、PCB布局布線，取代了手工操作。80年代為計(jì)算機(jī)輔助工程(CAE)階段。與CAD相比，CAE除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過(guò)電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線，PCB后分析。90年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化(EDA)階段。高層次設(shè)計(jì)是一種“自頂向下〞的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后，用綜合優(yōu)化工具生成具體門(mén)電路的網(wǎng)絡(luò)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，防止設(shè)計(jì)工作的浪費(fèi)，又減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。2.2VHDL簡(jiǎn)介VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage，誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體〔可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)〕分成外部〔或稱(chēng)可視局部，及端口〕和內(nèi)部〔或稱(chēng)不可視局部〕，既涉及實(shí)體的內(nèi)部功能和算法完成局部。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外局部的概念是VHDL系統(tǒng)設(shè)計(jì)的根本點(diǎn)。VHDL語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。歸納起來(lái)，VHDL語(yǔ)言主要具有以下優(yōu)點(diǎn)：VHDL語(yǔ)言功能強(qiáng)大、設(shè)計(jì)方式多樣、VHDL語(yǔ)言具有強(qiáng)大的硬件描述能力、VHDL語(yǔ)言具有很強(qiáng)的移植能力、VHDL語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān)、語(yǔ)言程序易于共享和復(fù)用。2.3QuartusII簡(jiǎn)介EDA給出的實(shí)驗(yàn)和設(shè)計(jì)多是基于QuartusⅡ的，其應(yīng)用方法和設(shè)計(jì)流程對(duì)于其他流行的EDA工具而言具有一定的典型性和一般性，所以對(duì)此作一些介紹。QuartusⅡ是Altera提供的FPGA/CPLD開(kāi)發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯器件供給商之一。QuartusⅡ在21世紀(jì)初推出，是Altera前一代FPGA/CPLD集成開(kāi)發(fā)環(huán)境MAX+plusⅡ的更新?lián)Q代品，其界面友好，使用快捷。Altera的QuartusⅡ提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)〔SOPC〕設(shè)計(jì)的綜合環(huán)境和SOPC開(kāi)發(fā)的根本設(shè)計(jì)工具，并為AlteraDSP開(kāi)發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。QuartusⅡ設(shè)計(jì)工具完全支持Verilog，VHDL的設(shè)計(jì)流程，其內(nèi)部嵌有Verilog，VHDL邏輯綜合器。QuartusⅡ也可以利用第三方的綜合工具，如LeonardoSpectrum,SynplifyPro,DC-FPGA,并能直接調(diào)用這些工具，如ModelSim。此外，QuartusⅡ與MATLAB和DSPBuilder結(jié)合，可以進(jìn)行基于FPGA的DSP系統(tǒng)開(kāi)發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。QuartusⅡ包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器〔Analyzersis&Synthesis〕，適配器〔Fitter〕,時(shí)序分析器〔TimingAnalyer〕，設(shè)計(jì)輔助模塊〔DesignAssistant〕,EDA網(wǎng)表文件生成器〔EDANetlistWriter〕等。此外QuartusⅡ還包括十分有用的LPM〔LibraryofParameterizedModules〕模塊，他們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成局部，也可以是QuartusⅡ中與普通設(shè)計(jì)文件一起使用。QuartusⅡ編譯器支持的硬件描述語(yǔ)言有VHDL，Verilog，SystemVerilog及AHDL。2.4可編譯邏輯器件FPGA/CPLD簡(jiǎn)介FPGA〔Field－ProgrammableGateArray〕，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的根底上進(jìn)一步開(kāi)展的產(chǎn)物。它是作為專(zhuān)用集成電路〔ASIC〕領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的缺乏，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。以硬件描述語(yǔ)言〔Verilog或VHDL〕所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至FPGA上進(jìn)行測(cè)試，是現(xiàn)代IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些根本的邏輯門(mén)電路〔比方AND、OR、XOR、NOT〕或者更復(fù)雜一些的組合功能比方解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器〔Flip－flop〕或者其他更加完整的記憶塊。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來(lái)，就好似一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。根據(jù)對(duì)搶答器的功能要求，把要設(shè)計(jì)的系統(tǒng)劃分FPGA一般來(lái)說(shuō)比ASIC〔專(zhuān)用集成芯片〕的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比方可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更廉價(jià)的造價(jià)。廠商也可能會(huì)提供廉價(jià)的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比擬差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類(lèi)似于ASIC的芯片上。另外一種方法是用CPLD。可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最正確選擇之一。FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。第3章四組智力搶答器的設(shè)計(jì)3.1系統(tǒng)設(shè)計(jì)要求一般來(lái)說(shuō)，設(shè)計(jì)一臺(tái)智力搶答器，必須能夠準(zhǔn)確判斷出第一位搶答者，并且通過(guò)數(shù)顯、蜂鳴這些途徑能讓人們很容易得知誰(shuí)是搶答成功者，讓搶答者在規(guī)定時(shí)間內(nèi)答題，主持人根據(jù)答題結(jié)果實(shí)行增減分的操作，并將分?jǐn)?shù)顯示在屏幕上，評(píng)出最終贏家。所以我們?cè)谠O(shè)計(jì)智力搶答器的模塊需要滿足鑒別、計(jì)分、數(shù)顯等功能，具體設(shè)計(jì)要求如下：設(shè)計(jì)一個(gè)四組智力搶答器系統(tǒng)，每組有一個(gè)對(duì)應(yīng)的按鈕，編號(hào)分別為A,B,C,D。在主持人的主持下，參賽者通過(guò)搶先按下?lián)尨鸢粹o獲得答題資格。當(dāng)某一組按下按鈕并獲得答題資格后，LED顯示出改組編號(hào)，并有搶答成功顯示，同時(shí)鎖定其他組的搶答器，使其他組搶答無(wú)效。如果主持人在未按下開(kāi)始按鈕前，已有人按下?lián)尨鸢粹o，屬于違規(guī)，并顯示違規(guī)組的編號(hào)，同時(shí)蜂鳴器發(fā)音提示，其他按鈕無(wú)效。獲得答復(fù)資格后，假設(shè)改組答復(fù)的問(wèn)題正確，那么加一分，否那么減一分。搶答器設(shè)有復(fù)位開(kāi)關(guān)，有主持人控制。根據(jù)搶答器的設(shè)計(jì)要求，可以使用多個(gè)不同的單元模塊，并通過(guò)頂層模塊對(duì)子模塊單元的調(diào)用來(lái)得到搶答系統(tǒng)。這些單元模塊包括搶答判決模塊、計(jì)分模塊和7段LED顯示驅(qū)動(dòng)模塊。3.2頂層模塊的設(shè)計(jì)頂層模塊的實(shí)體中需要定義清零信號(hào)輸入端〔CLR)、搶答許可控制輸入端〔EN〕、四組搶答輸入端〔分別為A,B,C,D)、計(jì)分脈沖輸入端〔ADD_SUB_SIGN)、加/減分控制輸入端〔CONT_SIGN)、A組得分結(jié)果顯示輸出端〔AA2_DISP、AA1_DISP、AA0_DISP〕、B組得分結(jié)果顯示輸出端〔BB2_DISP、BB1_DISP、BB0_DISP〕、C組得分結(jié)果顯示輸出端〔CC2_DISP、CC1_DISP、CC0_DISP〕、D組得分結(jié)果顯示輸出端〔DD2_DISP、DD1_DISP、DD0_DISP〕、成功搶答組號(hào)顯示輸出端〔T_DISP)、提前搶答報(bào)警輸出端〔F_DISP)和搶答成功提示燈〔LED_A、LED_B、LED_C、LED_D)。頂層模塊程序編寫(xiě)如下：Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;ENTITYTOPISPort(CLR:instd_logic;EN:instd_logic;A,B,C,D:instd_logic;ADD_SUB_SIGN:INSTD_LOGIC;CONT_SIGN:INBIT;LED_A:OUTSTD_LOGIC;LED_B:OUTSTD_LOGIC;LED_C:OUTSTD_LOGIC;LED_D:OUTSTD_LOGIC;T_DISP:OUTSTD_LOGIC_VECTOR(6DOWNTO0);F_DISP:OUTSTD_LOGIC_VECTOR(3DOWNTO0);AA2_DISP:OUTSTD_LOGIC_VECTOR(6DOWNTO0);AA1_DISP:OUTSTD_LOGIC_VECTOR(6DOWNTO0);AA0_DISP:OUTSTD_LOGIC_VECTOR(6DOWNTO0);BB2_DISP:OUTSTD_LOGIC_VECTOR(6DOWNTO0);BB1_DISP:OUTSTD_LOGIC_VECTOR(6DOWNTO0);BB0_DISP:OUTSTD_LOGIC_VECTOR(6DOWNTO0);CC2_DISP:OUTSTD_LOGIC_VECTOR(6DOWNTO0);CC1_DISP:OUTSTD_LOGIC_VECTOR(6DOWNTO0);CC0_DISP:OUTSTD_LOGIC_VECTOR(6DOWNTO0);DD2_DISP:OUTSTD_LOGIC_VECTOR(6DOWNTO0);DD1_DISP:OUTSTD_LOGIC_VECTOR(6DOWNTO0);DD0_DISP:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDTOP;ARCHITECTUREEXOFTOPISCOMPONENTQDPBISPORT(CLR:INSTD_LOGIC;EN:INSTD_LOGIC;A,B,C,D:INSTD_LOGIC;LED_A:OUTSTD_LOGIC;LED_B:OUTSTD_LOGIC;LED_C:OUTSTD_LOGIC;LED_D:OUTSTD_LOGIC;T_LED:OUTSTD_LOGIC_VECTOR(3DOWNTO0);F_LED:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOMPONENTQDPB;COMPONENTCONTISPORT(ADD_SUB_SIGN:INSTD_LOGIC;CONT_SIGN:INBIT;CHOS:INSTD_LOGIC_VECTOR(3DOWNTO0);AA2,AA1,AA0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);BB2,BB1,BB0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CC2,CC1,CC0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);DD2,DD1,DD0:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOMPONENTCONT;COMPONENTLED_DRIVISPORT(DIN:INSTD_LOGIC_VECTOR(3DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDCOMPONENTLED_DRIV;SIGNALT_LED:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALAA2_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALAA1_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALAA0_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALBB2_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALBB1_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALBB0_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALCC2_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALCC1_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALCC0_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALDD2_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALDD1_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALDD0_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);BEGINU0:QDPBPORTMAP(CLR=>CLR,EN=>EN,A=>A,B=>B,C=>C,D=>D,LED_A=>LED_A,LED_B=>LED_B,LED_C=>LED_C,LED_D=>LED_D,T_LED=>T_LED,F_LED=>F_DISP);U1:CONTPORTMAP(ADD_SUB_SIGN=>ADD_SUB_SIGN,CONT_SIGN=>CONT_SIGN,CHOS=>T_LED,AA2=>AA2_POINTS,AA1=>AA1_POINTS,AA0=>AA0_POINTS,BB2=>BB2_POINTS,BB1=>BB1_POINTS,BB0=>BB0_POINTS,CC2=>CC2_POINTS,CC1=>CC1_POINTS,CC0=>CC0_POINTS,DD2=>DD2_POINTS,DD1=>DD1_POINTS,DD0=>DD0_POINTS);U2:LED_DRIVPORTMAP(DIN=>T_LED,DOUT=>T_DISP);U3:LED_DRIVPORTMAP(DIN=>AA2_POINTS,DOUT=>AA2_DISP);U4:LED_DRIVPORTMAP(DIN=>AA1_POINTS,DOUT=>AA1_DISP);U5:LED_DRIVPORTMAP(DIN=>AA0_POINTS,DOUT=>AA0_DISP);U6:LED_DRIVPORTMAP(DIN=>BB2_POINTS,DOUT=>BB2_DISP);U7:LED_DRIVPORTMAP(DIN=>BB1_POINTS,DOUT=>BB1_DISP);U8:LED_DRIVPORTMAP(DIN=>BB0_POINTS,DOUT=>BB0_DISP);U9:LED_DRIVPORTMAP(DIN=>CC2_POINTS,DOUT=>CC2_DISP);U10:LED_DRIVPORTMAP(DIN=>CC1_POINTS,DOUT=>CC1_DISP);U11:LED_DRIVPORTMAP(DIN=>CC0_POINTS,DOUT=>CC0_DISP);U12:LED_DRIVPORTMAP(DIN=>DD2_POINTS,DOUT=>DD2_DISP);U13:LED_DRIVPORTMAP(DIN=>DD1_POINTS,DOUT=>DD1_DISP);U14:LED_DRIVPORTMAP(DIN=>DD0_POINTS,DOUT=>DD0_DISP);ENDEX;系統(tǒng)輸入信號(hào)是復(fù)位信號(hào)CLR，允許搶答信號(hào)EN，計(jì)分脈沖信號(hào)ADD_SUB_SIGN，計(jì)分加/減信號(hào)CONT_SIGN;系統(tǒng)輸出信號(hào)是各組的搶答成功指示燈LED_A、LED_B、LED_C、LED_D，顯示成功搶答組號(hào)T_LED,顯示報(bào)警提前搶答的組號(hào)F_LED。A組計(jì)分顯示信號(hào)：AA2，AA1，AA0、B組計(jì)分顯示信號(hào)：BB2，BB1，BB0、C組計(jì)分顯示信號(hào)：CC2，CC1，CC0、D組計(jì)分顯示信號(hào)：DD2，DD1，DD0;當(dāng)CLR為低電平，EN為高電平，ADD_SUB_SIGN為時(shí)鐘信號(hào)，CONT_SIGN為高電平。如果A組搶答成功那么T_LED顯示A組組號(hào)。A組答復(fù)正確A組計(jì)分顯示信號(hào)進(jìn)行加一分否那么減一分。當(dāng)CLR為低電平，EN為高電平，ADD_SUB_SIGN=‘1’。如果B組搶答成功那么T_LED顯示B組組號(hào)。B組答復(fù)正確B組計(jì)分顯示信號(hào)進(jìn)行加一分否那么減一分。當(dāng)CLR為低電平，EN為高電平，ADD_SUB_SIGN=‘1’。如果C組搶答成功那么T_LED顯示C組組號(hào)。C組答復(fù)正確C組計(jì)分顯示信號(hào)進(jìn)行加一分否那么減一分。當(dāng)CLR為低電平，EN為高電平，ADD_SUB_SIGN=‘1’。如果D組搶答成功那么T_LED顯示D組組號(hào)。D組答復(fù)正確A組計(jì)分顯示信號(hào)進(jìn)行加一分否那么減一分。3.3搶答判別模塊的設(shè)計(jì)搶答判別模塊具有第一輪搶答判別和鎖存功能，其程序流程圖如圖3.1所示。主持人允許參賽小組進(jìn)行搶答時(shí)，最先按下?lián)尨鸢粹o的小組將獲得搶答權(quán)限。獲得搶答權(quán)限的同時(shí)通過(guò)鎖存功能，即使其他小組再按下?lián)尨鸢粹o也無(wú)效，并且模塊輸出相應(yīng)的組號(hào)和信號(hào)指示。如果參賽小組在沒(méi)有獲得主持人允許搶答的前提下而按了搶答按鈕時(shí)，模塊中對(duì)改組將輸出報(bào)警信號(hào)。圖3.1搶答判別模塊程序流程圖使用VHDL編寫(xiě)程序時(shí)，在實(shí)體中定義清零信號(hào)〔CLR〕、允許搶答信號(hào)〔EN〕、四組搶答按鈕〔A,B,C,D)、搶答成功指示燈〔LED_A、LED_B、LED_C、LED_D〕、顯示成功搶答組號(hào)〔T_LED)和報(bào)警提前搶答組號(hào)〔F_LED)。在結(jié)構(gòu)體的功能說(shuō)明語(yǔ)句中，應(yīng)定義一個(gè)暫存報(bào)警信號(hào)〔F_LED_STATE)，暫存A,B,C,D四組狀態(tài)信號(hào)〔STATES〕，以及暫存搶答成功組號(hào)的指示燈狀態(tài)〔LED_STATE〕。在結(jié)構(gòu)體的功能描述語(yǔ)句中，首先使用IF語(yǔ)句判斷去除信號(hào)是否有效，假設(shè)有效，那么將F_LED、LED_STATE、和T_LED的內(nèi)容去除，然后用ELSIF語(yǔ)句判斷主持人是否按下允許搶答，EN=‘0’表示主持人沒(méi)有同意小組搶答；EN=‘1’表示主持人允許小組搶答。使用CASE語(yǔ)句描述小組搶答情況。搶答判別模塊程序編寫(xiě)如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYQDPBISPORT(CLR:INSTD_LOGIC;EN:INSTD_LOGIC;A,B,C,D:INSTD_LOGIC;LED_A:OUTSTD_LOGIC;LED_B:OUTSTD_LOGIC;LED_C:OUTSTD_LOGIC;LED_D:OUTSTD_LOGIC;T_LED:OUTSTD_LOGIC_VECTOR(3DOWNTO0);F_LED:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDQDPB;ARCHITECTUREONEOFQDPBISSIGNALF_LED_STATE:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALSTATES:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALLED_STATE:STD_LOGIC_VECTOR(3DOWNTO0);BEGINSTATES<=A&B&C&D;PROCESS(CLR,EN,STATES)BEGINIFCLR='1'THENT_LED<="0000";LED_STATE<="0000";F_LED<="0000";ELSIFEN='0'THENCASESTATESISWHEN"1000"=>F_LED<="1000";WHEN"0100"=>F_LED<="0100";WHEN"0010"=>F_LED<="0010";WHEN"0001"=>F_LED<="0001";WHENOTHERS=>NULL;ENDCASE;ELSIFEN='1'THENF_LED<="0000";CASESTATESISWHEN"1000"=>LED_STATE<="1000";WHEN"0100"=>LED_STATE<="0100";WHEN"0010"=>LED_STATE<="0010";WHEN"0001"=>LED_STATE<="0001";WHENOTHERS=>NULL;ENDCASE;LED_A<=LED_STATE(3);LED_B<=LED_STATE(2);LED_C<=LED_STATE(1);LED_D<=LED_STATE(0);T_LED<=LED_STATE;ENDIF;ENDPROCESS;ENDONE;當(dāng)鑒別模塊的清零信號(hào)CLR為高電平時(shí)，無(wú)論A、B、C、D四組參賽者誰(shuí)按下?lián)尨鸢粹o，系統(tǒng)輸出均為零，同時(shí)組別顯示端T_LED輸出信號(hào)也顯示為零；當(dāng)清零信號(hào)CLR為低電平時(shí)，A、B、C、D四組參賽者誰(shuí)先按下?lián)尨鸢粹o，組別顯示端T_LED就顯示該組別的號(hào)碼。當(dāng)允許搶答信號(hào)EN為低電平時(shí)，A,B,C,D四組參賽者搶答F_LED那么會(huì)顯示出搶答組號(hào)，該組視為提前搶答。當(dāng)允許信號(hào)EN為高電平時(shí)，A,B,C,D四組參賽者誰(shuí)先按下?lián)尨鸢粹o，組別顯示就顯示該組別號(hào)碼T_LED那么會(huì)顯示出搶答組號(hào)，該組視為搶答成功。3.4計(jì)分模塊的設(shè)計(jì)計(jì)分模塊的運(yùn)行方式是按照十進(jìn)制進(jìn)行加減，即當(dāng)時(shí)鐘出現(xiàn)上升沿時(shí)就進(jìn)行加一或者減一的操作。記分模塊為哪組進(jìn)行記分取決于鑒別模塊的輸入信號(hào)CHOS，當(dāng)CHOS=1000時(shí)表示A組最先搶答，那么在此模塊中為A組記分，F(xiàn)_LED=‘0000’,T_LED=‘1000’，AA0_DISP,AA1_DISP,AA2_DISP進(jìn)行加一減一操作。當(dāng)CHOS=0100時(shí)表示B組最先搶答，那么在此模塊中為B組記分，F(xiàn)_LED=‘0000’,T_LED=‘0100’，BB0_DISP,BB1_DISP,BB2_DISP進(jìn)行加一減一操作當(dāng)CHOS=0010時(shí)表示C組最先搶答，那么在此模塊中為C組記分，F(xiàn)_LED=‘0000’,T_LED=‘0010’,CC0_DISP,CC1_DISP,CC2_DISP進(jìn)行加一減一操作當(dāng)CHOS=0001時(shí)表示D組最先搶答，那么在此模塊中為D組記分F_LED=‘0000’,T_LED=‘0001’,DD0_DISP,DD1_DISP,DD2_DISP進(jìn)行加一減一操作。計(jì)分模塊用于小組計(jì)分情況，其流程圖如圖3.2所示。圖3.2計(jì)分模塊程序流程圖在計(jì)分模塊中使用VHDL編寫(xiě)程序時(shí)先用IF語(yǔ)句判斷計(jì)分脈沖信號(hào)〔ADD_SUB_SIGN)是否有效，假設(shè)有效再用IF語(yǔ)句判斷是加分還是減分，然后使用CASE語(yǔ)句進(jìn)行計(jì)分小組的選擇。選擇計(jì)分小組后，使用多層IF語(yǔ)句進(jìn)行計(jì)分。計(jì)分模塊的程序編寫(xiě)在附錄。3.57段LED顯示驅(qū)動(dòng)模塊的設(shè)計(jì)該模塊實(shí)際上是一個(gè)譯碼器，作用是用來(lái)顯示組別、成績(jī)，其主要原理是四位二進(jìn)制BCD編碼轉(zhuǎn)換成七段二進(jìn)制數(shù)字，以阿拉伯?dāng)?shù)字的形式輸出在數(shù)碼管上，使觀眾能夠更直觀的看到結(jié)果。7段LED顯示驅(qū)動(dòng)模塊程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYLED_DRIVISPORT(DIN:INSTD_LOGIC_VECTOR(3DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDLED_DRIV;ARCHITECTURETHREEOFLED_DRIVISBEGINPROCESS(DIN)BEGINCASEDINISWHEN"0000"=>DOUT<="0111111";WHEN"0001"=>DOUT<="0000110";WHEN"0010"=>DOUT<="1011011";WHEN"0011"=>DOUT<="1001111";WHEN"0100"=>DOUT<="1100110";WHEN"0101"=>DOUT<="1101101";WHEN"0110"=>DOUT<="1111101";WHEN"0111"=>DOUT<="0000111";WHEN"1000"=>DOUT<="1111111";WHEN"1001"=>DOUT<="1101111";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDTHREE;當(dāng)輸入信號(hào)是‘0000’是其輸出信號(hào)為‘0000110’譯碼管顯示為‘0’上述輸出為從0至9的譯碼管顯示輸出。第4章四組智力搶答器的仿真結(jié)果4.1頂層模塊的仿真結(jié)果利用QuartusII進(jìn)行編譯，綜合，仿真，時(shí)序圖如圖4.1所示：圖4.1頂層模塊的仿真圖系統(tǒng)輸入信號(hào)是復(fù)位信號(hào)CLR，允許搶答信號(hào)EN，計(jì)分脈沖信號(hào)ADD_SUB_SIGN，計(jì)分加/減信號(hào)CONT_SIGN;系統(tǒng)輸出信號(hào)是各組的搶答成功指示燈LED_A、LED_B、LED_C、LED_D，顯示成功搶答組號(hào)T_LED,顯示報(bào)警提前搶答的組號(hào)F_LED。由仿真圖得出當(dāng)CLR為低電平，EN為高電平，ADD_SUB_SIGN為時(shí)鐘信號(hào)，CONT_SIGN為高電平，A組提前搶答那么AA_DISP顯示為‘0111111’那么說(shuō)明A組搶答犯規(guī)。B組D組沒(méi)有參加輸入信號(hào)所以沒(méi)有輸出結(jié)果，C組搶答成功那么CC_DISP顯示‘1011011’。4.2搶答判別模塊的仿真結(jié)果利用QuartusII進(jìn)行編譯，綜合，仿真，時(shí)序圖如圖4.2所示：圖4.2搶答鑒別模塊仿真圖系統(tǒng)輸入信號(hào)是各組的搶答按鈕A、B、C、D，復(fù)位信號(hào)CLR，允許搶答信號(hào)EN。系統(tǒng)的輸出信號(hào)是各組的搶答成功指示燈LED_A、LED_B、LED_C、LED_D，顯示成功搶答組號(hào)T_LED,顯示報(bào)警提前搶答的組號(hào)F_LED。由仿真圖得出當(dāng)允許搶答信號(hào)EN=‘0’，CLR=‘0’時(shí)，A組搶答那么表示搶答犯規(guī)F_LED=‘1000’當(dāng)允許搶答信號(hào)EN=‘0’，CLR=‘0’時(shí)，B組搶答那么表示搶答犯規(guī)F_LED=‘0100’,C組搶答那么表示搶答犯規(guī)F_LED=‘0010’,D組搶答那么表示搶答犯規(guī)F_LED=‘0001’。4.3計(jì)分模塊的仿真結(jié)果利用QuartusII進(jìn)行編譯，綜合，仿真，時(shí)序圖如圖4.3所示：4.3計(jì)分模塊仿真圖系統(tǒng)輸入信號(hào)是計(jì)分脈沖信號(hào)ADD_SUB_SIGN，加/減分控制信號(hào)CONT_SIGN,選擇計(jì)分小組信號(hào)CHOS;系統(tǒng)輸出信號(hào)是A組計(jì)分顯示信號(hào)：AA2，AA1，AA0、B組計(jì)分顯示信號(hào)：BB2，BB1，BB0、C組計(jì)分顯示信號(hào)：CC2，CC1，CC0、D組計(jì)分顯示信號(hào)：DD2，DD1，DD0;由仿真圖得當(dāng)積分脈沖信號(hào)是時(shí)鐘信號(hào)，加/減分控制信號(hào)COT_SIGN為‘1’時(shí)A組搶答成功CHOS=‘1000’并且A組答復(fù)正確那么A組加一分AA0=‘0001’；B組搶答成功CHOS=‘0100’并且B組答復(fù)正確那么B組加一分BB0=‘0001’；C組搶答成功CHOS=‘0010’并且C組答復(fù)正確那么C組加一分CC0=‘0001’；D組搶答成功CHOS=‘0001’并且D組答復(fù)正確那么D組加一分AA0=‘0001’。4.47段LED顯示驅(qū)動(dòng)模塊的仿真結(jié)果利用QuartusII進(jìn)行編譯，綜合，仿真，時(shí)序圖如圖4.4所示：4.47段譯碼管顯示驅(qū)動(dòng)模塊仿真系統(tǒng)輸入信號(hào)是DIN；系統(tǒng)輸出信號(hào)是DOUT;由仿真圖得：當(dāng)DIN="0000"，DOUT輸出"0111111",此時(shí)數(shù)碼管顯示0；當(dāng)DIN="0001"，DOUT輸出"0000110",此時(shí)數(shù)碼管顯示1；當(dāng)DIN="0010"，DOUT輸出"1011011",此時(shí)數(shù)碼管顯示2；當(dāng)DIN="0011"，DOUT輸出"1001111",此時(shí)數(shù)碼管顯示3；當(dāng)DIN="0100"，DOUT輸出"1100110",此時(shí)數(shù)碼管顯示4；當(dāng)DIN="0101"，DOUT輸出"1101101",此時(shí)數(shù)碼管顯示5；當(dāng)DIN="0110"，DOUT7輸出"1111101",此時(shí)數(shù)碼管顯示6；當(dāng)DIN="0111"，DOUT7輸出"0000111",此時(shí)數(shù)碼管顯示7；當(dāng)DIN="1000"，DOUT7輸出"1111111",此時(shí)數(shù)碼管顯示8；當(dāng)DIN="1001"，DOUT7輸出"1101111",此時(shí)數(shù)碼管顯示9；總結(jié)按照任務(wù)要求，我們?cè)O(shè)計(jì)出的搶答器具備搶答鑒別、計(jì)分、數(shù)碼管顯示、報(bào)警提示等多種功能。本搶答器能夠準(zhǔn)確判斷出第一位搶答者，并且通過(guò)數(shù)顯途徑能讓人們很容易得知誰(shuí)是搶答成功者。根據(jù)不同比賽的需要，主持人可以預(yù)設(shè)一定的答復(fù)限制時(shí)間，讓搶答者在規(guī)定時(shí)間內(nèi)答題，主持人根據(jù)答題結(jié)果評(píng)出最終贏家。設(shè)計(jì)制作過(guò)程中遇到的問(wèn)題及解決方案：1.VHDL語(yǔ)法使用不標(biāo)準(zhǔn)：當(dāng)我們編寫(xiě)軟件程序的時(shí)，遇到了編譯錯(cuò)誤。細(xì)心閱讀QuartusII錯(cuò)誤提示和所編寫(xiě)的程序后發(fā)現(xiàn)是因?yàn)閂HDL語(yǔ)法使用錯(cuò)誤。最后經(jīng)過(guò)翻閱EDA課本，熟悉相關(guān)語(yǔ)法后將其改正。2.引腳鎖定不完整，最終編譯無(wú)法通過(guò)：處理了之前出現(xiàn)的幾個(gè)問(wèn)題后，在最后編譯時(shí)未通過(guò)。細(xì)致查看了錯(cuò)誤提示，發(fā)現(xiàn)是個(gè)別管腳未鎖定的原因。我們最終把各個(gè)管腳鎖定號(hào)碼一一檢查了一遍，從而通過(guò)了編譯。本設(shè)計(jì)有以下幾個(gè)可以改良的地方：1.預(yù)使本搶答器具有計(jì)分功能，可以使用引腳更多的CPLD芯片，即使用更多的數(shù)碼管來(lái)實(shí)時(shí)顯示每個(gè)搶答選手的得分情況。2.在現(xiàn)有設(shè)計(jì)根底上使用無(wú)線電或紅外技術(shù)，還可以使本工程升級(jí)為無(wú)線智能搶答器。參考文獻(xiàn)[1]潘松，黃繼業(yè).EDA技術(shù)實(shí)用教程.第二版[M].北京：科學(xué)出版社，2005.[2]龔尚福.微機(jī)原理與接口技術(shù).第二版[M].西安：西安電子科技大學(xué)出版社，2023.[3]邊計(jì)年，薛宏熙.用VHDL設(shè)計(jì)電子線路[M].北京：清華大學(xué)出版社，2000[4]李偉英,謝完成.基于EDA技術(shù)的搶答器的設(shè)計(jì)與實(shí)現(xiàn)[M].西安：西安電子科技大學(xué)出版社,2023.8〔11〕.[5]譚會(huì)生,瞿遂存.EDA技術(shù)綜合應(yīng)用實(shí)例與分析[M].西安:西安電子科技大學(xué)出版社,2004.[6]侯伯亨，顧新．VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)[M].西安：西安電子科技大學(xué)出版社，1997[7]常青，陳輝煌．可變成專(zhuān)用集成電路及其應(yīng)用與設(shè)計(jì)實(shí)踐經(jīng)驗(yàn)[M].北京：國(guó)防工業(yè)出版社，1998[8]張千里，陳光英．網(wǎng)絡(luò)平安新技術(shù)[M]．北京：人民郵電出版社，2003[9]江國(guó)強(qiáng).EDA技術(shù)與應(yīng)用〔第3版〕[M]．北京：電子工業(yè)出版社，2023.[10]宋烈武.EDA技術(shù)與實(shí)踐教程[M]．西安:電子工業(yè)出版社，2023.[11]聶輝.CPLD數(shù)字頻率計(jì)系統(tǒng)的研究與設(shè)計(jì)[M]．重慶:重慶科技學(xué)院學(xué)報(bào)(自然科學(xué)版),2005,[12]宋澤明,陳文楷.基于VHDL的有限狀態(tài)機(jī)設(shè)計(jì)[M]．北京：北京工業(yè)大學(xué)學(xué)報(bào),2005,[13]藏春華，電子線路設(shè)計(jì)與應(yīng)用[M]．北京：高等教育出版社，2004.[14]徐志軍EDA技術(shù)與PLD設(shè)計(jì)[M].北京：人民郵電出版社,2006.[15]陳忠平,高金定.基于QuartusⅡ的FPGA/CPLD設(shè)計(jì)與實(shí)踐[M].北京：電子工業(yè)出版社，2005.致謝在本人的寫(xiě)作過(guò)程中，張妍老師給予了大力的幫助和指導(dǎo)，在此深表感謝！同時(shí)也感謝其他幫助和指導(dǎo)過(guò)我的老師和同學(xué)。感謝在整個(gè)論文寫(xiě)作過(guò)程中幫助過(guò)我的每一位人。在論文題目制定時(shí)，她首先肯定了我的題目大方向，但是同時(shí)又幫我具體分析使我最后選擇《基于QuartusII的四組智力搶答器的設(shè)計(jì)與仿真》這個(gè)具體目標(biāo)，讓我在寫(xiě)作時(shí)有了具體方向。在論文提綱制定時(shí)，我的思路不是很清晰，經(jīng)過(guò)老師的幫助，讓我具體寫(xiě)作時(shí)思路頓時(shí)清晰。在完成初稿后，老師認(rèn)真查看了我的文章，指出了我存在的很多問(wèn)題。在此十分感謝張老師的細(xì)心指導(dǎo)，才能讓我順利完成畢業(yè)論文。附錄計(jì)數(shù)模塊VHDL源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCONTISPORT(ADD_SUB_SIGN:INSTD_LOGIC;CONT_SIGN:INBIT;CHOS:INSTD_LOGIC_VECTOR(3DOWNTO0);AA2,AA1,AA0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);BB2,BB1,BB0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CC2,CC1,CC0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);DD2,DD1,DD0:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCONT;ARCHITECTURETWOOFCONTISSIGNALAA2_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALAA1_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALAA0_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALBB2_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALBB1_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALBB0_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALCC2_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALCC1_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALCC0_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALDD2_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALDD1_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALDD0_POINTS:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(ADD_SUB_SIGN,CONT_SIGN,CHOS)BEGINIF(ADD_SUB_SIGN'EVENTANDADD_SUB_SIGN='1')THENIFCONT_SIGN='1'THENCASECHOSISWHEN"1000"=>IF(AA2_POINTS="1001"ANDAA1_POINTS="1001"ANDAA0_POINTS="1001")THENAA0_POINTS<="0000";AA1_POINTS<="0000";AA2_POINTS<="0000";ELSIF(AA2_POINTS/="1001"ANDAA1_POINTS="1001"ANDAA0_POINTS="1001")THENAA0_POINTS<="0000";AA1_POINTS<="0000";AA2_POINTS<=AA2_POINTS+'1';ELSIF(AA2_POINTS/="1001"ANDAA1_POINTS/="1001"ANDAA0_POINTS="1001")THENAA0_POINTS<="0000";AA1_POINTS<=AA1_POINTS+'1';AA2_POINTS<=AA2_POINTS;ELSEAA0_POINTS<=AA0_POINTS+'1';AA1_POINTS<=AA1_POINTS;AA2_POINTS<=AA2_POINTS;ENDIF;WHEN"0100"=>IF(BB2_POINTS="1001"ANDBB1_POINTS="1001"ANDBB0_POINTS="1001")THENBB0_POINTS<="0000";BB1_POINTS<="0