EDA期末考試試題

第一部分：填空題2.EDA技術(shù)在應(yīng)用設(shè)計領(lǐng)域主要包含哪四個方面的內(nèi)容（1）HDL（2）PLD（3）EDA工具軟件（4）EDA開發(fā)系統(tǒng)。3．EDA技術(shù)的基本特征（1）自頂向下的設(shè)計方法2）采用硬件描述語言3）高層綜合和優(yōu)化4）并行工程5）開放性和標準化。4．當前最流行的并成為IEEE標準的硬件描語言是VHDL和Verilog-HDL。答：PLD，Programmable-Logic-Device，即可編程邏輯器件。是一種具有內(nèi)建結(jié)構(gòu)、由用戶編程以實現(xiàn)某種邏輯功能的新型邏輯器件。7．一般CPLD器件至少包含可編程邏輯宏單元，可編程I/O單元和可編程內(nèi)部連線3種基一般FPGA器件至少包含可編程邏輯功能塊/CLB、IOB/可編程I/O塊和PI/可編程內(nèi)部互9．使用方框圖示意出采用硬件描述語言設(shè)計硬件電路進行由上而下的設(shè)計的三個層次為：310．可編程邏輯器件的發(fā)展趨勢在哪5個方面（1）向更大規(guī)模、更高集成度的片上系統(tǒng)方向發(fā)展（2）向低電壓、低功耗的綠色器件方向發(fā)展（3）向更高速可預(yù)測延時的方向發(fā)展（4）向在PLD內(nèi)嵌入多種功能模塊的方向發(fā)展（5）向模數(shù)混合可編程的方向發(fā)展11．目前，在PLD器件制造與生產(chǎn)領(lǐng)域的三大公司為Altera、Xilinx和Lattice13、目前常見的可編程邏輯器件的編程和配置工藝包括基于E2PROM/Flash技術(shù)、基于SRAM查找表的編程單元和基于反熔絲編程單元。息不丟失15、采用SRAM結(jié)構(gòu)的的可編程器件，在系統(tǒng)斷電后編程信息丟失17、一個基本的Verilog-HDL程序由模塊構(gòu)成。19、Verilog-HDL模塊的I/O端口聲明用來聲明模塊端口定義中各端口數(shù)據(jù)流動方向，包括輸入端口、輸出端口和雙向端口。20、Verilog-HDL語言的三種常用的模型描述方法為行為描述、結(jié)構(gòu)描述和數(shù)據(jù)流描述。連線類型，在多重驅(qū)動時，具有線與特性的連線。26、tri[7:0]bus表示定義了一個8位寬的線矢量，名字叫bus。31、對于Verilog-HDL語言中的關(guān)鍵字，在建模時都必須小寫。32、MAX+plusⅡ軟件是Altera公司自己開發(fā)的第三代PLD開發(fā)軟件。33、MAX+plusⅡ軟件支持的設(shè)計的方式有圖形輸入、文本輸入、波形輸入和符號輸入等不34.MAX+plusⅡ軟件環(huán)境下，執(zhí)行原理圖輸入設(shè)計法，應(yīng)選擇圖形輸入方式。其設(shè)計文件保存的擴展名應(yīng)為.gdf.語言其設(shè)計文件保存的擴展名應(yīng)為.v.EDA技術(shù)就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對于特定目標芯片的答：精髓是建模、仿真、綜合。建模指的是用硬件描述語言描述電路的功能；仿真指的是驗證所建模型的電路功能；綜合是指把軟件模型轉(zhuǎn)化為硬件電路。3.簡要解釋建模、仿真和綜合的含義。答：建模是指用硬件描述語言描述電路的功能。仿真是指驗證電路的功能。綜合是指把軟件模型轉(zhuǎn)化為硬件電路。答：自頂向下的設(shè)計方法；采用硬件描述語言；高層綜合優(yōu)化；并行工程；開放性和標5、什么是硬件描述語言？用硬件描述語言設(shè)計電路有哪些優(yōu)點？答：是一種用于設(shè)計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的功能、電路結(jié)構(gòu)和連接形式；與傳統(tǒng)的門級描述方式相比，它更適合復(fù)雜數(shù)字電子系④便于組織大規(guī)模系統(tǒng)的設(shè)計；⑤便于設(shè)計的復(fù)用、交流、保存和修改等。答：Top-Down的設(shè)計方法有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。7、利用EDA技術(shù)進行電子系統(tǒng)的設(shè)計有什么特點？答：①用軟件的方式設(shè)用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；③設(shè)計過程中片上，體積小、功耗低、可靠性高。④實驗開發(fā)系統(tǒng)。其中，硬件描述語言是重點。VHDL是一種具備形式化、層次化和規(guī)范化的硬件描述語言。1硬件相關(guān)結(jié)構(gòu)2VHDL的并發(fā)性3混合級描述以及混合級模擬。9、對于目標器件為FPGA/CPLD的VHDL設(shè)計，其工程設(shè)計包括幾個主要步驟？每步的作答：第一:需要進行“源程序的編輯和編譯”—用一定的邏輯表達手段將設(shè)計表達出來;）；第三：要進行目標器件的“布線/適配”---在選用的目標器件中建立這些基本邏輯電路的對應(yīng)關(guān)系（邏輯實現(xiàn)）第四：目標器件的編程下載---將前面的軟件設(shè)計經(jīng)過編程變成具體的設(shè)計系統(tǒng)（物理實現(xiàn)最后要進行硬件仿真/硬件測試---驗證所設(shè)計的系統(tǒng)是否符合要求。同時，在過程中要進行有關(guān)“仿真”---模擬有關(guān)設(shè)計結(jié)果與設(shè)計構(gòu)想是否相符。設(shè)計基本流程如圖所示。HDL源文件的形式出現(xiàn)。而IP的產(chǎn)生可以簡化EDA設(shè)計的復(fù)雜度。直接進行加法運算？說明原因和解決辦法。12、VHDL中有哪三種數(shù)據(jù)對象？詳細說明它們的功能特點及使用方法。答:在VHDL中，數(shù)據(jù)對象(DataObjects)類似于一種容器，它接受不同數(shù)據(jù)類型的賦數(shù)據(jù)對象有三種，即常量(CONSTANT)、變量(VARIABLE)和信號(SIGNAL)。前兩種可以從傳統(tǒng)的計算機高級語言中找到對應(yīng)的數(shù)據(jù)類型，其語言行為與高級語言中的變量和常量十分相似。但信號是具有更多的硬件特征的特殊數(shù)據(jù)對象，是VHDL中最有特色的語言要素之一。1）常量(CONSTANT)常量代表數(shù)字電路中的電源、地、恒定邏輯值等常數(shù)；常量的2）變量(VARIABLE)變量代表暫存某些值的載體，變量常用在實現(xiàn)某種算法的賦值語句中；在VHDL語法規(guī)則中，變量是一個局部量，只能在進程和子程序中使用。變量不發(fā)生，不存在任何延時的行為。是描述硬件系統(tǒng)的基本數(shù)據(jù)對象。信號可以作為設(shè)計實體中并行語句模塊間的信息交流通在VHDL中，信號及其相關(guān)的信號賦值語句、決斷函數(shù)、延時語句等很好地描述了硬動源的總線行為等。時序電路中觸發(fā)器的記憶特性。信號作為一種數(shù)值容器，不但可以容納當前值，也可以保持歷史值。這一屬性與觸發(fā)器的記憶功能有很好的對應(yīng)關(guān)系。答：變量賦值與信號賦值的區(qū)別在于，變量具有局部特征，它的有效只局限于所定義的一個進程中，或一個子程序中，它是一個局部的、暫時性數(shù)據(jù)對象(在某些情況下)。對于它的賦值是立即發(fā)生的(假設(shè)進程已啟動)，即是一種時間延遲為零的賦值行為。信號則而且可通過信號與其他的實體進行通信(端口本質(zhì)上也是一種信號)。信號的賦值并不是立即重要特性，綜合后可以找到與信號對應(yīng)的硬件結(jié)構(gòu)，如一根傳輸導(dǎo)線、一個輸入/輸出端口高速集成電路的硬件描述語言。2）實體說明：用來描述電路器件的外部情況及各信號端口的基本性質(zhì)。3）結(jié)構(gòu)體:通過若干并行語句來描述設(shè)計實體的邏輯功能（行為描述）或內(nèi)部電路結(jié)4）類屬表:用來確定設(shè)計實體中定義的局部常數(shù)，用以將信息參數(shù)傳遞到實體，用類6）并行語句:并行語句有五種類型，可以把它們看成結(jié)構(gòu)體的五種子結(jié)構(gòu)。這五種語句結(jié)構(gòu)本身是并行語句，但內(nèi)部可能含有并行運行的邏輯描述語句或順序運行的邏輯描述語句，如進程內(nèi)部包含的即為順序語句。五種語句結(jié)構(gòu)分別為塊語句、進程語句、信號賦值語句、子程序調(diào)用語句和元件例化語句。7）程序包:程序包可定義一些公用的子程序、常量以及自定義數(shù)據(jù)類型等。各種自行設(shè)計程序包。程序包由兩個獨立的單元組成：程序包聲明單元和程序包體單元構(gòu)成。8、元件例化語句的作用是什么？答：元件例化語句作用：把已經(jīng)設(shè)計好的設(shè)計實體稱為一個元件或一個模塊，它可以被高層次的設(shè)計引用。是使VHDL設(shè)計構(gòu)成自上而下層次設(shè)計的重要途徑。答：變量賦值與信號賦值的區(qū)別在于，變量具有局部特征，它的有效只局限于所定義的一個進程中，或一個子程序中，它是一個局部的、暫時性數(shù)據(jù)對象(在某些情況下)。對于它的賦值是立即發(fā)生的(假設(shè)進程已啟動)，即是一種時間延遲為零的賦值行為。信號則不同，信號具有全局性特征，它不但可以作為一個設(shè)計實體內(nèi)部各單元之間數(shù)據(jù)傳送的載體，而且可通過信號與其他的實體進行通信(端口本質(zhì)上也是一種信號)。信號個輸入/輸出端口或一個D觸發(fā)器等。答：并行語句主要用來描述模塊之間的連接關(guān)系，順序語句一般用來實現(xiàn)模塊算法部答：進程(PROCESS)語句是最具VHDL語言特色的語句。因為它提供了一種用算法(順序語句)描述硬件行為的方法。進程實際上是用順序語句描述的一種進行過程，也就是說進程用于描述順序事件。主要特點有：進程與進程或其它并發(fā)語句之間的并發(fā)性；進程內(nèi)部的順序性；進程的其它并發(fā)語句之間的通信。重載的運算符能夠?qū)π碌臄?shù)據(jù)類型進行操作，或者允許不同的數(shù)據(jù)類型之間用此運算符進行19、并行信號賦值語句有哪三種形式？條件信號賦值語句又分答：簡單信號賦值語句、條件信號賦值語句和選擇信號賦值語句。條件信號賦值語句與進程中的多選擇IF語句等價。答：CASE語句根據(jù)滿足的條件直接選擇多項順序語句中的一項執(zhí)行。用來描述總線或編碼、譯碼行為?？勺x性比IF語句強。(1)條件句中的選擇值必須在表達式的取值范圍內(nèi)。條件句中的選擇必須用“OTHERS”表示。它代表已給的所有條件句中未能列出的的取值，這樣可以避免綜合器插入不必要的寄存器。這一點對于定義為STD_LOGIC和還可能有其他的取值，如高阻態(tài)Z、不定態(tài)X等。(3)CASE語句中每一條件句的選擇只能出現(xiàn)一次，不能有相同選擇值的(4)CASE語句執(zhí)行中必須選中，且只能選中所列條件語句中的一條。這表明CASE語句中至少要包含一個條件語句。21、元件例化語句的作用是什么？如何進行元件例化？元件例化時端口映射有哪兩答：把低層次元件安裝（調(diào)用）到當前層次設(shè)計實體內(nèi)部的過程。包括類屬參數(shù)＝﹥--類屬參數(shù)的映射的對應(yīng)關(guān)系類屬名稱表達式端口名稱表達式--設(shè)計編譯：先根據(jù)設(shè)計要求設(shè)定編譯參數(shù)和編譯策略，如器件的選擇、邏輯綜合方式的選擇等。然后根據(jù)設(shè)定的參數(shù)和策略對設(shè)計項目進行網(wǎng)表提取、邏輯綜合并產(chǎn)生報告文件、延時信息文件及編程文件，供分析仿真和編程使用。設(shè)計校驗（項目仿真）：包括功能仿真、時序仿真和定時分析，可以利用軟件的仿真功能來驗證設(shè)計項目的邏輯功能是否正確。器件編程與驗證：用經(jīng)過仿真確認后的編程文件通過編載到實際芯片中，最后測試芯片在系統(tǒng)中的實際運行性能。在設(shè)計過程中，如果出現(xiàn)錯誤，則需重新回到設(shè)計輸入階段，改正錯誤或調(diào)整電路測試目標器件最差情況下的時間關(guān)系。定時分析可以分析各個信號到輸出端的時間延遲,可以給出延遲矩陣和最高工作頻率，還可分析信號的建立、保持時間。答：功能仿真又稱前仿真，是在不考慮器件延時的理想情況下的一種項目驗證方法，考慮設(shè)計項目具體適配器件的各種延時的情況下的一種項目驗證方法。時序仿真不僅測試邏輯功能，還測試目標器件最差情況下的時間關(guān)系。設(shè)計人員同時進行操作。有利于對設(shè)計任務(wù)進行合理的分配并用系統(tǒng)工程的方法對設(shè)計進行答：將設(shè)計文件中的輸入、輸出信號定位到所選器件的具體物理管腳上。名詞解釋FPGA現(xiàn)場可編程門陣列