桂電成人教育《可編程ASIC原理及應(yīng)用》期末考試復(fù)習(xí)題及參考答案

可編程ASIC原理及應(yīng)用1.(單選題)一個(gè)項(xiàng)目的輸入輸出端口是定義在（)。(本題2.0分)A.實(shí)體中C.任何位置答案:A解析:無(wú)2.(單選題)關(guān)鍵字ARCHITECTURE定義的是（)。(本題2.0分)A.結(jié)構(gòu)體答案:A解析:無(wú)A.敏感的B.只能用小寫C.只能用大寫答案:D解析:無(wú)4.(單選題)VHDL的設(shè)計(jì)實(shí)體可以被高層次的系統(tǒng)（),成為系統(tǒng)的一部分(本題2.0分)A.輸入答案:D解析:無(wú)A.輸入端口答案:D解析:無(wú)A.設(shè)計(jì)實(shí)體答案:B解析:無(wú)7.(單選題)VHDL語(yǔ)言中信號(hào)定義的位置是（)。(本題2A.實(shí)體中任何位置B.實(shí)體中特定位置C.結(jié)構(gòu)體中任何位置D.結(jié)構(gòu)體中特定位置答案:D解析:無(wú)8.(單選題)變量和信號(hào)的描述正確的是（)。(本題2.0分)A.變量賦值號(hào)是:=B.信號(hào)賦值號(hào)是:=C.變量賦值號(hào)是<=D.二者沒(méi)有區(qū)別答案:A解析:無(wú)A.數(shù)據(jù)類型不同不能進(jìn)行運(yùn)算B.數(shù)據(jù)類型相同才能進(jìn)行運(yùn)算C.數(shù)據(jù)類型相同或相符就可以運(yùn)算D.運(yùn)算與數(shù)據(jù)類型無(wú)關(guān)答案:D解析:無(wú)A.4.2C.‘1’D.“11011”答案:D解析:無(wú)11.(單選題)可以不必聲明而直接引用的數(shù)據(jù)類型是（)。(本題2.0分)A.STD_LOGICB.STD_LOGIC_VECTORD.前面三個(gè)答案都是錯(cuò)誤的答案:C解析:無(wú)A.弱信號(hào)1C.沒(méi)有這個(gè)定義答案:A解析:無(wú)A.任何數(shù)據(jù)類型都可以通過(guò)轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化B.只有特定類型的數(shù)據(jù)類型可以轉(zhuǎn)化C.任何數(shù)據(jù)類型都不能轉(zhuǎn)化D.前面說(shuō)法都是錯(cuò)誤的答案:B解析:無(wú)14.(單選題)VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是（)。(本題2.0分)B.AND和NOT屬于同一個(gè)優(yōu)先級(jí)D.前面的說(shuō)法都是錯(cuò)誤的答案:A解析:無(wú)A.0答案:B解析:無(wú)A.將STDLOGIC_VECTOR轉(zhuǎn)換為BIT_VECTORB.將REAL轉(zhuǎn)換為BIT_VECTORC.將TIME轉(zhuǎn)換為BIT_VECTORD.前面的說(shuō)法都錯(cuò)誤答案:A解析:無(wú)A.IF語(yǔ)句答案:B解析:無(wú)A.電子設(shè)計(jì)自動(dòng)化B.計(jì)算機(jī)輔助計(jì)算C.計(jì)算機(jī)輔助教學(xué)D.計(jì)算機(jī)輔助制造答案:A解析:無(wú)答案:A解析:無(wú)A.網(wǎng)絡(luò)供應(yīng)商B.在系統(tǒng)編程C.沒(méi)有特定意義D.使用編程器燒寫PLD芯片答案:B解析:無(wú)21.(單選題)在VHDL語(yǔ)言中,下列對(duì)進(jìn)程(PROCESS)語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中,A.PROCESS為一無(wú)限循環(huán)語(yǔ)句;敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程,執(zhí)行完成后,等待下一次進(jìn)程B.敏感信號(hào)參數(shù)表中,不一定要列出進(jìn)程中使用的所有輸入信號(hào);C.進(jìn)程由說(shuō)明部分、結(jié)構(gòu)體部分、和敏感信號(hào)三部分組成;D.當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程。答案:C解析:無(wú)22.(單選題)大規(guī)模可編程器件主要有FPGA、CPLD兩類,下列對(duì)FPGA結(jié)構(gòu)與工作原理的A.FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件;B.FPGA是全稱為復(fù)雜可編程邏輯器件;C.基于SRAM的FPGA器件,在每次上電后必須進(jìn)行一次配置;D.在Altera公司生產(chǎn)的器件中,MAX7000系列屬FPGA結(jié)構(gòu)。答案:C解析:無(wú)23.(單選題)VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言;一個(gè)設(shè)計(jì)實(shí)體(電路模塊)包括實(shí)體與結(jié)構(gòu)體兩部分,結(jié)構(gòu)體描述()(本題2.0分)A.器件外部特性;B.器件的內(nèi)部功能;C.器件的綜合約束;答案:B解析:無(wú)USEIEEE.STD_LOGIC_1164.ALL;--庫(kù)的引用,引用IEEE庫(kù)中的std_logic_1164中的所有項(xiàng)目(本題2.0分)A.IEEEC.WORK答案:A解析:無(wú)25.(單選題)關(guān)于VHDL中的數(shù)字,請(qǐng)找出以下數(shù)字中最大的一個(gè):（)。A.2#1111_1110#--二進(jìn)制數(shù),下劃線不影響數(shù)值大小,只是增強(qiáng)可讀性,轉(zhuǎn)換成10進(jìn)制數(shù)為:254B.8#276#--八進(jìn)制數(shù),轉(zhuǎn)換成十進(jìn)制為:190成十進(jìn)制為:14*16^1=224答案:A解析:無(wú)26.(單選題)IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位;提供用VHDL等硬件描述語(yǔ)言描述的功能塊,但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為（)。(本題2.0分)答案:A解析:無(wú)27.(單選題)關(guān)于VHDL中的數(shù)字,請(qǐng)找出以下數(shù)字中最大的一個(gè):()(本題2.0分)A.2#1111_1110#答案:A解析:無(wú)28.(單選題)下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì),哪一種說(shuō)法是正確的:A.原理圖輸入設(shè)計(jì)方法直觀便捷,很適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)B.原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法C.原理圖輸入設(shè)計(jì)方法無(wú)法對(duì)電路進(jìn)行功能描述D.原理圖輸入設(shè)計(jì)方法不適合進(jìn)行層次化設(shè)計(jì)答案:B解析:無(wú)29.(單選題)大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類,下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中,正確的是()(本題2.0分)A.CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件B.CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱C.早期的CPLD是從FPGA的結(jié)構(gòu)擴(kuò)展而來(lái)D.在Xilinx公司生產(chǎn)的器件中,XC9500系列屬CPLD結(jié)構(gòu)答案:D解析:無(wú)30.(單選題)在VHDL語(yǔ)言中,下列對(duì)進(jìn)程(PROCESS)語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中,A.PROCESS為一無(wú)限循環(huán)語(yǔ)句;敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程,執(zhí)行完成后,等待下一次進(jìn)程B.敏感信號(hào)參數(shù)表中,不一定要列出進(jìn)程中使用的所有輸入信號(hào);C.進(jìn)程由說(shuō)明部分、結(jié)構(gòu)體部分、和敏感信號(hào)三部分組成;D.當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程。答案:C解析:無(wú)31.(單選題)VHDL語(yǔ)言共支持四種常用庫(kù),其中哪種庫(kù)是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù):A.IEEE庫(kù)D.WORK工作庫(kù)答案:D解析:無(wú)32.(單選題)下列語(yǔ)句中,不屬于并行語(yǔ)句的是:()(本題2.0分)A.進(jìn)程語(yǔ)句C.元件例化語(yǔ)句答案:B解析:無(wú)33.(單選題)進(jìn)程中的信號(hào)賦值語(yǔ)句,其信號(hào)更新是()。(本題2.0分)A.按順序完成;B.比變量更快完成;C.在進(jìn)程的最后完成;答案:C解析:無(wú)34.(單選題)對(duì)于信號(hào)和變量的說(shuō)法,哪一個(gè)是不正確的:（)(本題2.0分)A.信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元B.變量的賦值是立即完成的C.信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用D.變量和信號(hào)的賦值符號(hào)不一樣答案:A解析:無(wú)35.(單選題)在EDA工具中,能將硬件描A.仿真器C.適配器答案:D解析:無(wú)B.iffalling_edge(clk)thenC.ifclk’eventandclk=‘0’then答案:D解析:無(wú)A.查找表(LUT)D.與或陣列可編程答案:D解析:無(wú)38.(單選題)下面哪種程序包總是可見(jiàn)的,即在程序中不必明確打開(kāi)并指定（)。(本題2.0分)A.STD_LOGIC_UNSIGNEDC.STD_LOGIC_SIGNEDD.STD_LOGIC_1164答案:B解析:無(wú)A.IF語(yǔ)句C.進(jìn)程語(yǔ)句答案:C解析:無(wú)40.(單選題)下列關(guān)于變量的說(shuō)法正確的是（)。(本題2.0分)A.變量是一個(gè)局部量,它只能在進(jìn)程和子程序中使用。B.變量的賦值不是立即發(fā)生的,它需要有一個(gè)δ延時(shí)。C.在進(jìn)程的敏感信號(hào)表中,既可以使用信號(hào),也可以使用變量。D.變量賦值的一般表達(dá)式為:目標(biāo)變量名<=表達(dá)式。答案:A解析:無(wú)41.(單選題)在VHDL的進(jìn)程語(yǔ)句格式中,敏感信號(hào)表列出的是設(shè)計(jì)電路的（)信號(hào)。(本A.輸入B.輸入和輸出答案:A解析:無(wú)A.IF語(yǔ)句答案:B解析:無(wú)A.電子設(shè)計(jì)自動(dòng)化B.計(jì)算機(jī)輔助計(jì)算C.計(jì)算機(jī)輔助教學(xué)D.計(jì)算機(jī)輔助制造答案:A解析:無(wú)A.0答案:A解析:無(wú)45.(單選題)VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:VHDLsyntaxerror:choicevaluelengthmustmatchselectorexpressionvaluelength其錯(cuò)誤原因是B.錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C.設(shè)計(jì)文件的文件名與實(shí)體名不一致。答案:A解析:無(wú)46.(單選題)在VHDL語(yǔ)言中,下列對(duì)時(shí)鐘邊沿檢測(cè)描述中,錯(cuò)誤的是（)。(本題2.0分)答案:D解析:無(wú)47.(單選題)在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號(hào),數(shù)據(jù)類型為integer,數(shù)據(jù)范圍0to127,下面哪個(gè)賦值