EDA技術(shù)實用教程期末考試

11.術(shù)語CPLD表示什么意思？（a)（a）復(fù)雜可編程邏輯器件b）組合可編程邏輯器件;(c)組合可編程局部器件.；（4.關(guān)于自上而下的EDA設(shè)計，選擇所有正確的說法.（abcdef)；（；（（f）可在設(shè)計組的各成員之間有效地分割一個設(shè)計項目（c)測試電路的規(guī)模不應(yīng)超過整個電路規(guī)模的10%，而且設(shè)計和調(diào)試測試電路所占用的時間不應(yīng)超過設(shè)計和調(diào)試原電路所用時間的10%.6.術(shù)語“功能仿真"的含義是(a)（a）仿真一個設(shè)計的功能如何,而不關(guān)心其定時;（b）仿真一個設(shè)計的功能等效性；；（8.下列說法正確的是(a，c）（a）進程的啟動必須有敏感信號;（b)進程語句process必須有敏感信號列表；（c)進程可以用wait語句啟動d）進程中的語句順序顛倒一下不會改變所描述電路的功能.9.VHDL用于綜合的數(shù)據(jù)類型主要有（標量)型、復(fù)合型和子類型，其中第一種類型包括所有的簡單類型如(a）clock'eventandclock=’1’b）notclock’stableandclock=’0’;（c）clock'event;（d）clock’eventand（clock'last_lalue=’0');(e）rising_edge（clock).(a)clock='1';（b）clock’eventand（clock='1’)；(c)ris13.有限狀態(tài)機根據(jù)輸出方式不同分為（moore)型和（mealy）型，其差別在于（moore型FSM輸出只與當前狀態(tài)有關(guān)，而mealy型輸出與當前狀態(tài)和當前輸入都有關(guān)．)2(a）一個過程，它著眼于某個同步設(shè)計并確定其最高工作頻率，該頻率不違反任何建立和保持時間；（b）一種包括了定時延時的仿真；（c）一個過程,它著眼于某個異步設(shè)計并調(diào)整所有處于臨界的路徑,以使得它們在一定的時間約束范圍以（a）總線競爭能降低設(shè)計在其整個壽命時限范圍內(nèi)的可靠性。(b)如果總線競爭不能全部消除,那也應(yīng)該把它最小化。(a）懸浮總線能產(chǎn)生信號噪聲.（b）懸浮總線能引起額外的功率損耗.（c)應(yīng)該在設(shè)計中避免懸浮總18、綜合軟件的功能:（a)將一個低級別的設(shè)計描述轉(zhuǎn)換為一個功能上等效的高級別的設(shè)計描述;(b)將一個用某一種HDL語言描述的設(shè)計轉(zhuǎn)換為一個等效的用另一種HDL語言描述的設(shè)計；（c)從一個設(shè)計描述中產(chǎn)生一組測試向量;（d）從一個功能上等效的、高級別的設(shè)計描述中產(chǎn)生一個低級別的設(shè)計描述.21、當前最流行并已成為IEEE標準的硬件描述語言包括（VHDL）和（VerilogHDL）。23、VHDL用于綜合的數(shù)據(jù)類型主要有（標量）型、復(fù)合型和子類型，其中第一種類型包括所有的簡單類29、VHDL的過程分為(過程首）和(過程體）兩部分,調(diào)用前必須將它們裝入（程序包)中。30、VHDL的函數(shù)分為(函數(shù)首）和(函數(shù)體)兩部分，調(diào)用前必須將它們裝入（程序包）中。31、在QuartusII集成環(huán)境下可以執(zhí)行（creatsymbolfilesforcurrentfile）命令，為通過編譯的3圖形或文本文件產(chǎn)生一個元件符號，該元件符號可以被其它圖形或文本文件（調(diào)用)，以實現(xiàn)多層次的系32、在初次安裝QuartusII軟件后的第一次對設(shè)計文件的編程下載時，需要選擇的ByteBlaster(MV）編程方式對應(yīng)計算機的(并行或LPT）口作為編程下載通道,“MV"是(混合電壓）的意思.33、層次化設(shè)計是將一個大的設(shè)計項目分解為若干個子項目或若干個層次來完成、先從(底）層的電路設(shè)計開始，然后在（高）層次的設(shè)計中逐級調(diào)用（低)層次的設(shè)計結(jié)果,直至完成系統(tǒng)設(shè)計。35、(實體）和（結(jié)構(gòu)體）是VHDL設(shè)計實體的基本結(jié)構(gòu)，它們可以構(gòu)成最基本的VHDL程序。38、VHDL的并行語句在結(jié)構(gòu)體中的執(zhí)行方式是（并行)的，其執(zhí)行方式與語句書寫的順序無關(guān).40、VHDL的子程序有（過程)和（函數(shù)）兩種.42、基于EPROM、EEPROM和快閃存儲器件的可編程器件的編程信息在斷電后(不會)（填會/不會)丟失。43、基于SRAM結(jié)構(gòu)的可編程器件的編程信息在斷電后（會)(填會/不會）丟失。聯(lián)PIA）.46、指定設(shè)計電路的輸入輸出端口與目標芯片引腳的連接關(guān)系的過程稱為(引腳鎖定）。47、標準的邊界掃描測試只需要(5）根信號線。48、在PC機上利用VHDL進行項目設(shè)計，不允許在（根）目錄下進行,必須在根目錄下為設(shè)計建立一個工49.為觸發(fā)器復(fù)位有(同步復(fù)位)和（異步復(fù)位）兩種方法。如果時鐘進程中用了敏感信號,則（異步復(fù)位）需要把復(fù)位信號放入敏感信號列表。二、多項選擇題2、對于下面的說法正確的是（AC)。3、對于下面的說法正確的是（AB)。A、總線競爭能降低設(shè)計在其整個壽命時限范圍內(nèi)的可靠性。44、在VHDL中，為目標信號賦值用（C為目標變量賦值用（B定義信號時可以用（B）為信號賦初值。5、關(guān)于自上而下的設(shè)計,選擇所有正確的說法.（ABCDEF）A、可做到更好的資源分配；B、使得每一個小的功能模塊可以被單獨仿真;C、加速仿真;D、使器件的行為建模更容易;E、低功耗的設(shè)計;F、可在設(shè)計組各成員之間有效地分割一個設(shè)計項目.6、下列說法正確的是（A,C）D、進程中的語句順序顛倒一下不會改變所描述電路的功能.6、下列有關(guān)時鐘上升沿觸發(fā)的描述正確的是（ADE）.A、clock'eventandclock='1’;B、notclock’stableandclock=’0';C、clock'event；D、clock'eventand（clock’last_lalue='0'）;E、rising_edge（clock）.7、下列有關(guān)時鐘下降沿觸發(fā)的描述正確的是（A，D）.A、clock’eventandclock='0’；B、notclock'stableandclock='1';C、clock’event；D、clock'eventand(clock'last_lalue=’1'E、rising_edge(clock)。8、下列有關(guān)時鐘高電平觸發(fā)的描述正確的是(A).A、clock='1’；B、clock’eventand（clock=’1’)；C、rising_edge（clock)。1、VHDL屬于（B）描述語言.2、在設(shè)計輸入完成后，應(yīng)立即進行設(shè)計文件的（B）.3、基于硬件描述語言的數(shù)字系統(tǒng)設(shè)計目前最常用的設(shè)計方法稱為（B）設(shè)計法。4、在EDA工具中,能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（D）.6、QuartusII屬于(C)。7、Multisim2001屬于(C).57、使用QuartusII圖形編輯方式輸入的電路原理圖文件必須經(jīng)過（B)才能進行仿真驗證。8、QuartusII的設(shè)計文件只能直接保存在(D）.9、在QuartusII集成環(huán)境中為圖形文件產(chǎn)生一個元件符號的主要用途是（D）。10、執(zhí)行Multisim2001的（A）命令可以為設(shè)計電路建立一個元件符號。A、CreatSymbolfilesforcurrentfile;B、Simulator；C、Compiler；D、TimingAnalyzer。11、執(zhí)行QuartusII的（A）命令可以為設(shè)計電路建立一個元件符號。A、Creatsymbolfiles；C、Compiler；D、Transfer.14、QuartusII的波形文件類型為（A）.A、IEEE;B、STD；C、WORK；D、PACKAGE。16、在VHDL的端口說明語句中，用(A）聲明端口為輸入方向。A、IN;B、OUT；C、INOUT；D、BUFFER.18、在VHDL的端口說明語句中,用（C)聲明端口為雙向方向.A、IN；B、OUT；C、INOUT；D、BUFFER。19、在VHDL的端口說明語句中,用（B）聲明端口為輸出方向。A、IN；B、OUT；C、INOUT；D、BUFFER。20、在VHDL的端口說明語句中,用（D）聲明端口為可反饋輸出方向。A、IN；B、OUT；C、INOUT；D、BUFFER.21、在VHDL中,（B）的數(shù)據(jù)傳輸是立即發(fā)生的,不存在任何延遲行為。623、考慮可測試性應(yīng)該是（A24、術(shù)語HDL代表（A).25、在VHDL的IEEE標準庫中，預(yù)定義的位數(shù)據(jù)類型數(shù)據(jù)BIT有（A）種邏輯值.A、2;B、3；C、8；D、9。26、在VHDL的IEEE標準庫中,預(yù)定義的標準邏輯位數(shù)據(jù)類型數(shù)據(jù)STD_LOGIC有（D)種邏輯值。A、2;B、3；C、8;D、9.26、不完整的IF語句,其綜合結(jié)果可實現(xiàn)（A)。A。時序電路B.雙向控制電路C.條件相或的邏輯電路D。三態(tài)控制電路27、在VHDL的CASE語句中,條件句中的“=>”不是操作符，其作用相當于(B）.A、IF；B、THEN；C、AND；D、OR。29、在VHDL中，含WAIT語句的進程process語句（B）再加敏感信號，否則是非法的。30、VHDL的WORK庫是用戶設(shè)計的現(xiàn)行工具庫，用于存放()的工程項目.31、術(shù)語“功能仿真"的含義是（A)C、仿真設(shè)計所代表的精確功能.C、測試電路的規(guī)模不應(yīng)超過整個電路規(guī)模的10而且設(shè)計和調(diào)試測試電路所占用的時間不應(yīng)超過設(shè)計和調(diào)試原電路所用時間的10%。A、只對信號敏感，對變量不敏感;B、只對變量敏感，對信號不敏感；35、在QuartusII工具軟件中，包括加法器、編／譯碼器、計數(shù)器等74系列期間的元件庫是（A）庫。7A、\libraries\othersB、\libraries\primitivesC、\libraries\megafuctionD、\libraries\mywork36、在QuartusII集成環(huán)境中為圖形文件產(chǎn)生一個元件符號的主要用途是（).37、執(zhí)行QuartusII的（B)命令，可以對設(shè)計電路進行功能仿真或時序仿真。A、CreateSymbolfiles；B、startSimulation；C、startCompilation;D、TimingAnalyzer38、執(zhí)行QuartusII的(D）命令，可以精確分析設(shè)計電路輸入與輸出波形間的延時量。A、CreateSymbolfiles;B、startSimulation；C、startCompilation;D、TimingAnalyzer41、在對PLD器件內(nèi)部結(jié)構(gòu)進行描述采用的簡化符號中，行線與列線相交處若有（B)表示有一個耦合元件42、在對PLD器件內(nèi)部結(jié)構(gòu)進行描述采用的簡化符號中，行線與列線相交處若有（A)表示有一個耦合元件可編程連接.43、在對PLD器件內(nèi)部結(jié)構(gòu)進行描述采用的簡化符號中，行線與列線相交處若有(C)表示有一個耦合元件未連接.44、包括設(shè)計編譯和檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件等操作的過程A、設(shè)計輸入;B、設(shè)計處理;C、功能仿真;D、時序仿真。45、電子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率，減少功耗-即面積優(yōu)化，以及提高運行速度—即速度A.資源共享B。流水線設(shè)計B。寄存器配平D。關(guān)鍵路徑法46、大規(guī)模可編程器件主要有FPGA、CPLD兩類,下列對CPLD結(jié)構(gòu)與工作原理的描述中,正確的是（C）.A。CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱;B。CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件；47、綜合是EDA設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中,（C)是錯誤的。A.綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件;B。綜合可理解為將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程,并且這種映射關(guān)系不8C.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；D。為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束,稱為綜合約束.48、下面對利用原理圖輸入設(shè)計方法進行數(shù)字電路系統(tǒng)設(shè)計，那一種說法是不正確的（B).A.原理圖輸入設(shè)計方法直觀便捷,但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計；B.原理圖輸入設(shè)計方法無法對電路進行功能描述；C.原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法；D.原理圖輸入設(shè)計方法也可進行層次化設(shè)計.49、在VHDL語言中,下列對進程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中,正確的是（A）。A。ROCESS為一無限循環(huán)語句；敏感信號發(fā)生更新時啟動進程,執(zhí)行完成后,等待下一次進程啟動。B。敏感信號參數(shù)表中，應(yīng)列出進程中使用的所有輸入信號;C。進程由說明部分、結(jié)構(gòu)體部分、和敏感信號參數(shù)表三部分組成；D.當前進程中聲明的信號也可用于其他進程.50、狀態(tài)機編碼方式中，其中（C)占用觸發(fā)器較多，但其實現(xiàn)比較適合FPGA的應(yīng)用.A。狀態(tài)位直接輸出型編碼B.順序編碼C。一位熱碼編碼D.以上都不是A.并行語句B.順序語句C.既有并行語句也有順序語句D.既非并行語句也非順序語句。四、判斷并改錯題SIGNALa，b,c：STD_LOGIC_VECTOR（3DOWNTO0);SIGNALd,e，f，g：STD_LOGIC_VECTOR（1DOWNTO0)；SIGNALh，I，j，k：STD_LOGIC;d<=eORfORg；——兩個操作符OR相同,不需括號l<=（mXORn）AND（oXORh<=iANDjANDk;-—加括號先執(zhí)行括號內(nèi)運算p);—-操作符不同,必須加括號——兩個操作符都是AND，不必加括號——兩個操作符不同，未加括號，表達錯誤-—操作數(shù)b與e的位矢長度不一致,表達錯誤——i的數(shù)據(jù)類型是位STD_LOGIC，而l的數(shù)據(jù)類型是——布爾量BOOLEAN,因而不能相互作用，表達錯誤。2.指出下列case的錯誤原因并改正9CASEvalueIS--缺少以WHEN引導(dǎo)的條件句ENDCASE；CASEvalueISWHEN0=>out1〈='1’;--value2~ENDCASECASEvalueISENDCASE；3.entitymany_errorsisporta：bit_vector(3to0）b：outstd_logic_vector（0to3）c：inbit_vector（6downtoO）;)endmany_errorsarchitecturenot_so_goodofmany_errorsbeginmy_label：processbeginb<=a；b<='0101’;endprocess；endnot_so_good3。下面標示符是否合法？如不合乎規(guī)則請指出錯誤原因.(2)_databus16不能以_開頭（4）fs_8k合法（5）entity不能以系統(tǒng)定義關(guān)鍵詞作為標識符（6)adderess_bus_不能以_結(jié)尾4。判斷下面的說法是否正確，如不正確，請說明原因.(1）一般說來,短標示符是區(qū)分大小寫的．不正確,標示符不區(qū)分大小寫（2)＼data和＼DATA是相同的標示符．正確(3)注釋是VHDL設(shè)計功能描述的一部分,因此注釋文字會被編譯．不正確，注釋不被編譯(4）785456表示數(shù)字785456正確（5)'B'和＂B＂是相同的．不正確,一個是字符，一個是字符串（6adder＼和adder是相同的標示符.6.閱讀下面的并置運算，然后回答該并置運算是否正確？如不正確，請說明原因.Signala：std_logic；Signalb：std_logic;Signalc:std_logic_vector（3downto0）;Signald：std_logic_vector（3downto0）;C<=a＆a＆b＆b；五、簡答題1?？删幊踢壿嬈骷诂F(xiàn)代電子設(shè)計中越來越重要，請問：你所知道的可編程邏輯器件有哪些？目前最常答：按可編程邏輯器件的發(fā)展,有簡單PLD器件（包括PLA、PAL、GAL、CPLD、FPGA等）和復(fù)雜PLD器件的乘積項的可編程結(jié)構(gòu)，而FPGA是現(xiàn)場可編程門陣列器件，其結(jié)構(gòu)基于可編程的查找表.2.簡述FPGA等可編程邏輯器件設(shè)計流程答:FPGA等可編程邏輯器件的設(shè)計流程即現(xiàn)代EDA設(shè)計的流程，主要包括設(shè)計輸入、邏輯與結(jié)構(gòu)綜合、時3。一個設(shè)計實體由哪幾個基本部分組成?它們的作用如何?答1)庫與程序包部分：使實體所用資源可見;(3）結(jié)構(gòu)體部分：設(shè)計實體的內(nèi)部電路結(jié)構(gòu)或功能描述。PROCESS(敏感信號表)IS,一種是PROCESSWAITUNTILL敏感信號5。過程與函數(shù)的區(qū)別體現(xiàn)在哪些方面?答：相同點:過程與函數(shù)都屬于子程序,；都需要先定義后使用；都允許調(diào)用；都可以重載。但也有不同：(1）過程調(diào)用時作為一個獨立的語句出現(xiàn)，函數(shù)調(diào)用時只能作為一個語句元素出現(xiàn)2)函數(shù)調(diào)用的結(jié)果是返回一個函數(shù)值，過程調(diào)用的結(jié)果是執(zhí)行過程體中的順序語句。6.過程可以定義在一個VHDL程序的那些位置？函數(shù)可以定義在一個VHDL程序的那些位置？7。VHDL是強類型語言還是弱類型語言？若數(shù)據(jù)類型不一致能否進行數(shù)據(jù)操作？如能,如何實現(xiàn)？答：強類型語言,即只有同類型的數(shù)據(jù)能夠直接進行數(shù)據(jù)操作.若數(shù)據(jù)類型不一致不能進行直接數(shù)據(jù)操作,但能夠通過類型轉(zhuǎn)換函數(shù)等方法轉(zhuǎn)換為同類型數(shù)據(jù)后進行操作.8.有限狀態(tài)機適用于什么數(shù)字系統(tǒng)的設(shè)計？有何優(yōu)點?答：有限狀態(tài)機適用于具有順序控制特征的數(shù)字系統(tǒng)設(shè)計,一般作為系統(tǒng)的控制部分.具有結(jié)構(gòu)模式簡單、結(jié)構(gòu)清晰、易優(yōu)化、可靠性高、可實現(xiàn)高速控制等優(yōu)點。9。詳細討論并用示例說明with_select語句和case語句的異同點.10。EDA名詞解釋，寫出下列縮寫的中文（或者英文)含義:(10分）1.CPLD：復(fù)雜可編程邏輯器件3.LUT:查找表（LookUptable)5。SOC：片上系統(tǒng)7.FPGA：現(xiàn)場可編程門陣列9。EAB：嵌入式陣列快11。SOPC：可編程片上系統(tǒng)13。FSM：有限狀態(tài)機2.HDL：硬件描述語言4。ASIC：專用集成電路6。IPCORE：知識產(chǎn)權(quán)核8。JTAG：聯(lián)合測試行動組10。LE（LC邏輯單元12.EDA：電子設(shè)計自動化14.BST:邊界掃描測試15。M4K：Altera公司Cyclone系列FPGA中的嵌入式存儲器模塊16。RTL：寄存器傳輸級17、MV：混18、PLD：可編程邏輯器件19、std_logic_vector：一種數(shù)組型數(shù)據(jù)類型，其中每位數(shù)據(jù)均為std_logic型。20、one-hot：一種有限狀態(tài)機的編碼形式。狀態(tài)機的每個狀態(tài)都用一個觸發(fā)器來表示，即在每個狀六、程序分析1.說明下面程序的功能，畫出元件符號USEIEEE.STD_LOGIC_1164。ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdecoder3to8ISport(input：INSTD_output：OUTBIT_VECTOR（7DOWNTO0)ENDdecoder3to8；ARCHITECTUREbehaveOFdecoder3to8ISBEGINENDbehave;2。利用轉(zhuǎn)換函數(shù)實現(xiàn)的兩種3-8譯碼器程序USEIEEE。STD_LOGIC_1164.ALL;USEIEEE。STD_LOGIC_UNSIGNED。ALL;ENTITYdecoder3to8ISoutput:OUTSTD_LOGIC_VECTOR(7DOWNENDdecoder3to8;ARCHITECTUREbehaveOFdecoder3to8ISBEGINBEGINoutput(CONV_INTEGER（input)）<='1’;ENDPROCESS；ENDbehave；3。具有同步復(fù)位、并行加載、雙(左、右）向移位功能的8位移位寄存器USEIEEE。STD_LOGIC_1164.ALL;PORT（data：INSTD_LOGIC_VECTOR（7DOWNTO0)；shift_left：INSTD_LOGIC；—-右移寄存器shift_right：INSTD_LOGIC;-—左移寄存器clk:INSTD_LOGIC；mode：INSTD_LOGIC_VECTOR（1DOWNTO0);ARCHITECTUREbehaveOFshifterISSIGNALenable:STD_LOGIC；BEGINPROCESSBEGIN--等待時鐘上升沿ELSECASEmodeISWHEN”01”=〉qout〈=shift_right&qout（7DOWNTOWHEN”10”=〉qout<=qout(6DOWNTO0）&shift_left;-WHEN”11”=>qout〈=data；——并行加載WHENoTHERS=〉NULL；ENDCASE；ENDPROCESS;ENDbehave;4.寫出如下結(jié)構(gòu)體的實體說明，假設(shè)結(jié)構(gòu)體中的所有信號均為端口.Architecturert1ofmux1isbeginp1：process（d0，d1，d2,d3，s0，s1）beginq<=d0；q〈=d1;q<=d2；q〈=d3；endprocessp1;5.請分析下面兩個進程,然后回答問題.P1：process（a,b，c)Variabled：std_logic;BeginD:=a；X〈+b+d；D：=c;Y<=b+d；Endprocessp1；P2:process（a,b，c,d)BeginD〈=a：X〈=b+d；D〈=c;Y〈=b+d；Endprocessp2;6。請分析下面的程序段是否合法。如不合法，請指出錯誤原因并加以改正。P1：process(clk，reset）BeginQ〈=d；Qb〈=notd；Waitonclk，reset；7。分析下面的VHDL程序，請指出它所描述的功能。Useieee。logic_1164。all;Entitycontrol_andisPort(a：instd_logic_vector（3downto0)；B:（a：instd_logic_vector（3downto0）m：instd_logic_vector（3downto0）q：outstd_logic_vector(3downto0));endcontrol_and;architecturert1ofcontrol_andisbeginp1:process(a，b，m）beginnext;q（i）<=a（i）andb（iendprocessp1；8。請分析下面的程序段是否合法。如不合法,請指出錯誤原因并加以改正.P1：process(clk，reset)BeginQ<='0'；Elsif（clk'eventandclk=’1’)thenQ〈=d；Qb<=notd;Waitonclk，reset；(不合法,因為同一進程使用了兩種啟動方法，敏感信號列表法和WAIT語句法，這是不合法的.改正:去掉Process后面的括號及其中敏感信號，或去掉Wait語句。）9.分析下面的VHDL程序,請指出它所描述的功能。Useieee、logic_1164、all；Entitycontrol_andisPort（a，b,m：instd_logic_vector（3downto0q:outstd_logic_vector(3downto0endcontrol_and;architecturert1ofcontrol_andisbeginp1:process（a，b，m）beginif（m（i）='1')thenendprocessp1;10.分析下面的VHDL源程序，說明設(shè)計電路的功能.LIBRARYIEEE;USEIEEE、STD_LOGIC_1164、ALL；USEIEEE、STD_LOGIC_UNSIGNED、ALL;ENTITYLX3_1ISPORT（s2，sl，s0：INSTD_LOGIC；d3，d2，d1，dO:INSTD_LOGIC；d7，d6，d5,d4:INSTD_LOGIC;Y：OUTSTDULOGICENDLX3_1；ARCHITECTUREoneOFLX3_1ISSIGNALs：STD_LOGIC_VECTOR(2DOWNTO0BEGINyWHENs="000”ELSEWHENs=”001”ELSEWHENs="010”ELSEWHENs="011”ELSEWHENs="100”ELSEWHENs="101"ELSE七．程序填空（10分)1。下面程序是帶異步復(fù)位、同步置數(shù)、低位串行輸出和移位使能的8位右移移位寄存器的VHDL描述,試useIEEE。std_logic_1164.all；architecturebehavofsreg8bissignalreg8：std_logic_vector(7downto0beginbeginifrst=’1’then――異步清零reg8〈=others=>'0’;elsifclk’eventandclk='1’then――邊沿檢測elsifen=’1'thenendprocess；qb〈=reg8（0）_；――輸出最低位endbehav;2.下面程序是n輸入與門的VHDL描述，試補充完整。_LIBRARY_ieee;useIEEE.STD_LOGIC_1164_。all;GENERIC_—-類屬參數(shù)聲明_architecture_behavofandnis——結(jié)構(gòu)體聲明beginprocess（a__)_variable_int：std_logic;——變量聲明beginc〈=int__;—-輸出判斷結(jié)果endprocess；endbehav；3。下面程序是一個10線－4線優(yōu)先編碼器的VHDL描述，試補充完整。USEIEEE.STD_LOGIC_1164。ALL;ENTITYcoderISPORT（din：INSTD_LOGIC_VECTOR(9DOWNTO0output：OUTSTD_LOGIC_VECTOR（3DOWNTO0)）;ENDcoder;ARCHITECTUREbehavOFCODERISSIGNALSIN:STD_LOGIC_VECTOR(3DOWNTO0)；BEGINBEGINE<=“0000”；ENDIF;ENDPROCESS；Output<=sin；ENDbehav；八.編程題1。寫出具有異步清零功能、時鐘上升沿觸發(fā)的D觸發(fā)器的VHDL描述。USEIEEE。STD_LOGIC_1164.ALLENTITYDFFISPORT(D，CLK,RESET：INSTD_LOGIC；Q:OUTSTD_LOGIC)；ENDDFF;ARCHITECTUREBEHAVOFDFFISBEGINPROCESS（D，CLK，RESET）BEGINIFRESET='1’THENQ〈='0’;ENDPROCESS；ENDBEHAV2。設(shè)計一個具有異步清零和同步時鐘及使能端的5進制加計數(shù)器。LIBRARYIEEE;USEIEEE。STD_LOGIC_1164。ALLUSEIEEE。STD_LOGIC_1164。ALLUSEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYCNT5ISPORT（CLK，RST，EN:INSTD_LOGIC;Q:OUTSTD_LOGIC＿VECTOR（2