VHDL程序結(jié)構(gòu)學(xué)習(xí)課件

許鋼

2024/1/4《在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計&SOPC技術(shù)及應(yīng)用》1第2講VHDL程序結(jié)構(gòu)例2-1：文件d24_conc.vhd

LIBRARYIEEE; --使用IEEE庫USEIEEE.STD_LOGIC_1164.ALL; --使用程序包ENTITYd24_concIS

PORT( i:instd_logic_vector(1downto0); o:outstd_logic_vector(3downto0));ENDENTITYd24_conc;ARCHITECTURE

a

ofd24_concis

begin process(i) begin caseiis when"00"=>o<="0001"; when"01"=>o<="0010"; when"10"=>o<="0100"; when"11"=>o<="1000"; whenothers=>o<="XXXX"; endcase; endprocess;ENDARCHITECTURE

a; 許鋼

2024/1/4《在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計&SOPC技術(shù)及應(yīng)用》2第2講VHDL程序結(jié)構(gòu)例2-1：文件d24_conc.vhd

LIBRARYIEEE; --使用IEEE庫USEIEEE.STD_LOGIC_1164.ALL; --使用程序包ENTITYd24_concIS

PORT( i:instd_logic_vector(1downto0); o:outstd_logic_vector(3downto0));ENDENTITYd24_conc;ARCHITECTURE

a

ofd24_concis

begin process(i) begin caseiis when"00"=>o<="0001"; when"01"=>o<="0010"; when"10"=>o<="0100"; when"11"=>o<="1000"; whenothers=>o<="XXXX"; endcase; endprocess;ENDARCHITECTURE

a; 許鋼

2024/1/4《在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計&SOPC技術(shù)及應(yīng)用》3第2講VHDL程序結(jié)構(gòu)VHDL把一個電路模塊看作一個單元，對任何一個單元的描述包括接口描述和內(nèi)部特性描述兩個部分。接口描述稱為設(shè)計實體，它提供該單元的公共信息，如名稱、端口等；內(nèi)部特性描述稱為結(jié)構(gòu)體，它定義單元的內(nèi)部操作特性，描述實體端口間的邏輯關(guān)系。2.1實體實體說明單元：ENTITY

實體名IS[GENERIC(類屬表)；][PORT(端口表);]ENDENTITY

實體名;要求：VHDL源程序文件名必須與實體名一致！許鋼

2024/1/4《在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計&SOPC技術(shù)及應(yīng)用》4第2講VHDL程序結(jié)構(gòu)類屬說明語句：

GENERIC(常數(shù)名：數(shù)據(jù)類型：設(shè)定值；常數(shù)名：數(shù)據(jù)類型：設(shè)定值；……)；例：GENERIC(width1:INTEGER:=8;width2:INTEGER:=15);在MaxPlusII環(huán)境下，對輸入信號的位寬謹慎使用！例如：ENTITYd24_concISGENERIC(width1:INTEGER:=3); PORT(i:instd_logic_vector(width1-2downto0); o:outstd_logic_vector(width1downto0));ENDENTITYd24_conc;ARCHITECTUREaofd24_concisbeginprocess(i)--編譯將會出錯！

…………ENDARCHITECTUREa;2.1實體許鋼

2024/1/4《在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計&SOPC技術(shù)及應(yīng)用》5第2講VHDL程序結(jié)構(gòu)端口說明語句：

PORT(端口名：端口模式數(shù)據(jù)類型；端口名：端口模式數(shù)據(jù)類型；……)；端口相當于這個實體元件的管腳或與其它模塊聯(lián)系的信號線。端口模式：2.1實體許鋼

2024/1/4《在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計&SOPC技術(shù)及應(yīng)用》6第2講VHDL程序結(jié)構(gòu)VHDL把一個電路模塊看作一個單元，對任何一個單元的描述包括接口描述和內(nèi)部特性描述兩個部分。接口描述稱為設(shè)計實體，它提供該單元的公共信息，如名稱、端口等；內(nèi)部特性描述稱為結(jié)構(gòu)體，它定義單元的內(nèi)部操作特性，描述實體端口間的邏輯關(guān)系。2.2結(jié)構(gòu)體結(jié)構(gòu)體的語句格式：ARCHITECTURE

結(jié)構(gòu)體名OF

實體名IS[說明語句]BEGIN

[

功能描述語句

]ENDARCHITECTURE

結(jié)構(gòu)體名;許鋼

2024/1/4《在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計&SOPC技術(shù)及應(yīng)用》7第2講VHDL程序結(jié)構(gòu)2.2結(jié)構(gòu)體并行執(zhí)行！許鋼

2024/1/4《在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計&SOPC技術(shù)及應(yīng)用》8第2講VHDL程序結(jié)構(gòu)每個實體可以有多個結(jié)構(gòu)體，配置（configuration）可以為實體指定一個特定的結(jié)構(gòu)體。此外還有元件配置、塊配置等。例：ENTITYd24_concIS PORT( i:instd_logic_vector(1downto0); o:outstd_logic_vector(3downto0));ENDENTITYd24_conc;ARCHITECTUREaofd24_concis ……ENDARCHITECTUREa;ARCHITECTUREbofd24_concis ……ENDARCHITECTUREb;CONFIGURATION

conf1

OF

d24_conc

ISFORaENDFOR;ENDconf1;2.3配置

許鋼

2024/1/4《在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計&SOPC技術(shù)及應(yīng)用》9第2講VHDL程序結(jié)構(gòu)2.4庫、程序包

庫的調(diào)用說明：LIBRARY

庫名；

庫的使用：

USE

庫名.程序包名.項目名；庫的種類：IEEE庫：使用時必須聲明。STD庫：VHDL的標準庫，可以不聲明（由具體開發(fā)環(huán)境決定）。WORK庫：用戶設(shè)計的現(xiàn)行工作庫，可以不聲明（由具體開發(fā)環(huán)境決定）

。例：LIBRARYIEEE;--使用IEEE庫USEIEEE.STD_LOGIC_1164.ALL;--使用IEEE庫中STD_LOGIC_1164程序包--的所有項目許鋼

2024/1/4《在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計&SOPC技術(shù)及應(yīng)用》10第2講VHDL程序結(jié)構(gòu)常用的程序包：Std_logic_1164屬于IEEE庫，包含常用的數(shù)據(jù)類型。Std_logic_arithStd_logic_unsignedStd_logic_signed屬于IEEE庫，由Synopsys公司開發(fā)，擴展了一些數(shù)據(jù)類型和算術(shù)運算符。例：USEIEEE.std_logic_arith.all2.4庫、程序包許鋼

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