第11章 半導(dǎo)體集成電路設(shè)計(jì)方法與制造工藝_第1頁
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文檔簡介

第11章半導(dǎo)體集成電路設(shè)計(jì)方法與制造工藝

11.1半導(dǎo)體集成電路設(shè)計(jì)方法

11.1.1半導(dǎo)體集成電路設(shè)計(jì)發(fā)展的各個(gè)階段

1.原始的手工設(shè)計(jì)

2.計(jì)算機(jī)輔助設(shè)計(jì)CAD3.電子設(shè)計(jì)自動化EDA4.電子系統(tǒng)設(shè)計(jì)自動化（ESDA）

5.用戶現(xiàn)場可編程器件

11.1.2當(dāng)前集成電路設(shè)計(jì)的原則

1.積木化原則和積木單元最大化原則

2.接口標(biāo)準(zhǔn)化原則

3.建庫原則

4.并行設(shè)計(jì)原則

5.早期驗(yàn)證原則

11.2CMOS集成電路制造工藝簡介

11.2.1雙阱CMOS工藝的主要流程

1.制備n型阱

2.制備p型阱

3.制備有源區(qū)

4.p型場注入

5.制備耗盡型MOS管

6.制備多晶柵

7.制備NMOS管的源漏區(qū)

8.制備PMOS管的源漏區(qū)

9.制備接觸孔

10.制備第一層金屬鋁引線

11.制備第一層金屬鋁與第二層金屬鋁之間的連接通孔

12.制備第二層金屬鋁引線

13.鈍化處理

11.2.2隔離技術(shù)

1.淺槽隔離技術(shù)

1）局部氧化隔離技術(shù)（LOCOS）（1）基本的LOCOS

局部氧化隔離工藝流程圖鳥嘴的掃描電子顯微鏡示意圖（2）改進(jìn)的LOCOS結(jié)構(gòu)

PBL結(jié)構(gòu)示意圖

2）STI隔離技術(shù)

STI隔離技術(shù)的基本流程是先淀積氮化硅，然后在隔離區(qū)腐蝕出一定深度的溝槽，再進(jìn)行側(cè)墻氧化，用CVD法在溝槽中淀積SiO2，最后通過CMP法平坦化，形成溝槽隔離區(qū)和有源區(qū)。

2.高低壓之間的隔離

1）PN結(jié)隔離

2）自隔離

3）介質(zhì)隔離

11.3CMOS版圖設(shè)計(jì)

11.3.1版圖設(shè)計(jì)方法

1.全定制設(shè)計(jì)方法全定制設(shè)計(jì)適用于對設(shè)計(jì)質(zhì)量本身有著最嚴(yán)格要求的芯片，比如要求有最小信號延遲，最小芯片面積，最佳設(shè)計(jì)結(jié)果，而對相應(yīng)在設(shè)計(jì)周期、設(shè)計(jì)成本上所付出的代價(jià)卻可以在所不惜。

2.半定制設(shè)計(jì)方法數(shù)字電路主要是由晶體管和連接線兩大部分組成。晶體管除了數(shù)量多少有差別外，其基本構(gòu)造都是相同的。不同的電路實(shí)際上是應(yīng)該說是由晶體管的不同連接方式產(chǎn)生的。

11.3.2版圖設(shè)計(jì)技巧

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