數(shù)字電路第2章

第2章邏輯門功能及其電路特性

邏輯運算是邏輯思維和邏輯推理的數(shù)學(xué)描述。具有“真”與“假”兩種可能，并且可以判定其“真”、“假”的陳述語句叫邏輯變量。一般用英文大寫字母A，B，C，…表示。例如，“開關(guān)A閉合著”，“電燈F亮著”，“開關(guān)D開路著”等均為邏輯變量，可分別將其記作A，F(xiàn)，D；“開關(guān)B不太靈活”，“電燈L價格很貴”等均不是邏輯變量。邏輯變量只有“真”、“假”兩種可能，在邏輯數(shù)學(xué)中，把“真”、“假”稱為邏輯變量的取值，簡稱邏輯值，也叫邏輯常量。通常用“1”表示“真”，用“0”表示“假”，或者相反。本教材中，若不作特別說明，“1”就代表“真”，“0”就代表“假”。雖然“1”和“0”叫邏輯值或邏輯常量，但是它們沒有“大小”的含義，也無數(shù)量的概念。它們只是代表邏輯“真”、“假”的兩個形式符號。一個結(jié)論成立與否，取決于與其相關(guān)的前提條件是否成立。結(jié)論與前提條件之間的因果關(guān)系叫邏輯函數(shù)。通常記作：F=f(A,B,C,…)

邏輯函數(shù)F也是一個邏輯變量，叫做因變量或輸出變量。因此它們也只有“1”和“0”兩種取值，相對地把A，B，C，…叫做自變量或輸入變量。2.1基本邏輯門

2.1.1邏輯代數(shù)的三種基本運算模型

圖2-1與、或、非邏輯說明示例2.1基本邏輯門

亮閉合閉合滅斷開閉合滅閉合斷開滅斷開斷開燈Y開關(guān)B開關(guān)A表2-1與邏輯功能表亮閉合閉合亮斷開閉合亮閉合斷開滅斷開斷開燈Y開關(guān)B開關(guān)A表2-2或邏輯功能表滅閉合亮斷開燈Y開關(guān)A表2-3非邏輯功能表2.1.2基本邏輯代數(shù)與邏輯符號

運算符號

“·”

“+”

非運算符號“ˉ”

1+1=11·1=11+0=11·0=00+1=10·1=00+0=00·0=0非運算或運算與運算A+A=AA·A=AA+1=1A·1=A

A+0=AA·0=0非運算或運算與運算A+0=A所謂真值表，就是將輸入變量的所有可能的取值組合與對應(yīng)的輸出變量的值一一列出來的表格。它是描述邏輯功能的一種重要形式。2.1.2基本邏輯代數(shù)與邏輯符號

（a）矩形輪廓圖形符號(b)特定外型的圖形符號

&ABABABYYYYYYABAA與或非非或與≥11圖2-2與、或、非的圖形符號

完成“與、或、非運算”的電路叫“與門”、“或門”、“非門”（或者叫反相器）2.1.2基本邏輯代數(shù)與邏輯符號圖2-33輸入和8輸入與門圖2-43輸入或門和8輸入或門

2.1.2基本邏輯代數(shù)與邏輯符號

ABABYABY圖2-52輸入與門及其輸入和

輸出波形(a)輸入波形(b)2輸入與門(c)輸出波形2.1.2基本邏輯代數(shù)與邏輯符號ABABYABY圖2-62輸入或門及其輸入和輸出波形(a)輸入波形(b)2輸入與門(c)輸出波形2.1.2基本邏輯代數(shù)與邏輯符號圖2-7非門及其輸入和輸出波形AAYAY(a)輸入波形(b)非門(c)輸出波形2.2常用復(fù)合邏輯門及表述

2.2.1與非門

(a)與門和非門組合(b)與非門

ABY圖2-8二輸入與非門的圖形符號其輸出與輸入之間的邏輯關(guān)系表達(dá)式為：基本邏輯的簡單組合叫復(fù)合邏輯。實現(xiàn)復(fù)合邏輯的電路叫復(fù)合門。2.2.1與非門(a)輸入波形(b)與非門(c)輸出波形011101110100BA表2-7“與非”門真值表ABABYABY圖2-92輸入與非門的輸入/輸出波形2.2.2或非門圖2-10或非門的邏輯符號

(a)或門和非門組合(b)或非門ABY輸出與輸入之間的邏輯關(guān)系可表達(dá)式為：圖2-11或非門的輸入輸出波形表2-8“或非”門真值表AB0010101001102.2.2或非門(a)輸入波形(b)或非門(c)輸出波形ABABYABY2.2.3異或門圖2-12二輸入異或門的邏輯符號ABY相應(yīng)的邏輯表達(dá)式為：或表示為圖2-13異或門的輸入輸出波形2.2.3異或門011101110000BA表2-9

二輸入“異或”門真值表BAY?=(a)輸入波形(b)異或門(c)輸出波形ABABYABY2.2.4同或門圖2-14二輸入同或門的邏輯符號ABY二變量同或運算的邏輯表達(dá)式為:Y=A⊙B

圖2-15同或門的輸入輸出波形2.2.4同或門表2-10

二變量“同或”門真值表ABY=A⊙B001010100111(a)輸入波形(b)同或門(c)輸出波形ABABYABY多變量的“異或”及“同或”邏輯

多變量的“異或”或“同或”運算，要利用兩變量的“異或門”或“同或門”來實現(xiàn)。實現(xiàn)電路分別如圖2-16和圖2-17所示。圖2–16多變量的“異或”電路圖2–17多變量的“同或”電路由圖2-16(a)得：由圖2-16(b)得：由圖2-17(a)得：由圖2-17(b)得：

(1)n個變量的“異或”邏輯的輸出值和輸入變量取值的對應(yīng)關(guān)系是：輸入變量的取值組合中，有奇數(shù)個1時，“異或”邏輯的輸出值為1；反之，輸出值為0。利用此特性，可作為奇偶校驗碼校驗位的產(chǎn)生電路?！爱惢颉边壿嬰娐罚梢杂米髌嫘ｒ灤a的接收端的錯碼檢測電路。當(dāng)它輸出“0”時，表示輸入代碼有錯碼；當(dāng)它輸出“1”時，表示輸入代碼基本無錯碼。(有可能有偶數(shù)位錯碼，但發(fā)生的概率很小。)也可用于偶校驗碼的錯碼檢測，只是其輸出值“1”和“0”的含義與檢測奇校驗碼時相反。

(2)偶數(shù)個變量的“同或”，等于這偶數(shù)個變量的“異或”之非。如：A⊙B=A⊙B⊙C⊙D=

奇數(shù)個變量的“同或”，等于這奇數(shù)個變量的“異或”。如：A⊙B⊙C=

2.2.5正負(fù)邏輯

在數(shù)字系統(tǒng)中，邏輯值是用邏輯電平表示的。若用邏輯高電平UOH表示邏輯“真”，用邏輯低電平UOL表示邏輯“假”，則稱為正邏輯；反之，則稱為負(fù)邏輯。本教材采用正邏輯。

當(dāng)規(guī)定“真”記作“1”，“假”記作“0”時，正邏輯可描述為：若UOH代表“1”，UOL代表“0”，則為正邏輯；反之，則為負(fù)邏輯。

UOH和UOL統(tǒng)稱為邏輯電平，其值因邏輯器件內(nèi)部結(jié)構(gòu)不同而異(后述)。

UOH和UOL的差值(叫邏輯擺幅)愈大，則“１”和“0”的區(qū)別越明顯，電路可靠性越高。

2.2.6邏輯運算的優(yōu)先級別

邏輯運算的優(yōu)先級別決定了邏輯運算的先后順序。在求解邏輯函數(shù)時，應(yīng)首先進(jìn)行級別高的邏輯運算。各種邏輯運算的優(yōu)先級別，由高到低的排序如下：

長非號是指非號下有多個變量的非號?！芭c”、“或”、“非”是邏輯代數(shù)中三種最基本的邏輯運算。任何邏輯函數(shù)都可以用這三種運算的組合來構(gòu)成。即任何數(shù)字系統(tǒng)都可以用這三種邏輯門來實現(xiàn)。因此，稱“與”、“或”、“非”是一個完備集合，簡稱完備集。但是，它不是最好的完備集，因為用它實現(xiàn)邏輯函數(shù)，必須同時使用三種不同的邏輯門，這對數(shù)字系統(tǒng)的制造、維修都不方便。由反演律(見邏輯代數(shù)一章)可以看出，利用“與”和“非”可以得出“或”；利用“或”和“非”可以得出“與”。因此，“與非”、“或非”、“與或非”這三種復(fù)合運算中的任何一種都能實現(xiàn)“與”、“或”、“非”的功能，即這三種復(fù)合運算各自都是完備集。因此，利用“與非門”、“或非門”、“與或非門”中的任何一種，都可以實現(xiàn)任何邏輯函數(shù)，這給數(shù)字系統(tǒng)的制造、維修帶來了極大的方便。

2.2.7邏輯運算的完備性

2.3集成邏輯門把若干個有源器件和無源器件及其連線，按照一定的功能要求，制做在同一塊半導(dǎo)體基片上，這樣的產(chǎn)品叫集成電路。若它完成的功能是邏輯功能或數(shù)字功能，則稱為邏輯集成電路或數(shù)字集成電路。最簡單的數(shù)字集成電路是集成邏輯門。集成邏輯門，按照其組成的有源器件的不同可分為兩大類：一類是雙極性晶體管邏輯門；另一類是單極性絕緣柵場效應(yīng)管邏輯門，簡稱MOS門。雙極性晶體管邏輯門主要有TTL門(晶體管-晶體管邏輯門)、ECL門(射極耦合邏輯門)和I2L門(集成注入邏輯門)等。單極性MOS門主要有PMOS門(P溝道增強型MOS管構(gòu)成的邏輯門)、NMOS門(N溝道增強型MOS管構(gòu)成的邏輯門)和CMOS門(利用PMOS管和NMOS管構(gòu)成的互補電路構(gòu)成的門電路，故又叫做互補MOS門

2.3.1TTL與非門(（Transister-Transister-Logic

，晶體管-晶體管邏輯電路）

)

典型的TTL與非門的電路圖如圖2-13(a)所示。圖2–13典型的TTL與非門電路

(a)電路原理圖；(b)多射極晶體管的等效電路

1.電路結(jié)構(gòu)

多發(fā)射極晶體管V1和電阻R１構(gòu)成輸入級。其功能是對輸入變量A、B、C實現(xiàn)“與運算”，如圖2-13(b)所示。晶體管V2和電阻R2、R3構(gòu)成中間級。其集電極和發(fā)射極各輸出一個極性相反的電平，分別用來控制晶體管V4和V5的工作狀態(tài)。晶體管V3、V4、V5和電阻R4、R5構(gòu)成輸出級，它們的功能是非運算。在正常工作時，V4和V5總是一個截止，另一個飽和。

2.功能分析

(1)輸入端至少有一個為低電平(UIL=0.3V)。當(dāng)輸入端至少有一個接低電平UIL(0.3V)時，接低電平的發(fā)射結(jié)正向?qū)?，則V1的基極電位UB1=UBE1+UIL=0.7+0.3=1V。為使V1的集電結(jié)及V2和V5的發(fā)射結(jié)同時導(dǎo)通，UB1至少應(yīng)當(dāng)?shù)扔?.1V(UB1=UBC1+UBE2+UBE5)。現(xiàn)在UB1=1V，所以，V2和V5必然截止。由于V2截止，故IC2≈0，R2中的電流也很小，因而R2上的電壓很小。因此有該電壓使V3和V4的發(fā)射結(jié)處于良好的正向?qū)顟B(tài)，V5處于截止?fàn)顟B(tài)，此時輸出電壓等于高電平(3.6V)。UO=UOH=UC2-UBE3-UBE4=5-0.7-0.7=3.6V此值未計入R2上的壓降，所以實際的UOH小于3.6V。

當(dāng)UO=UOH時，稱與非門處于關(guān)閉狀態(tài)。

(2)輸入端全部接高電平(UIH=3.6V)。V1的基極電位UB1最高不會超過2.1V。因為當(dāng)UB1≥2.1V時，V1的集電結(jié)及V2和V5的發(fā)射結(jié)會同時導(dǎo)通，把UB1鉗在UB1=UBC1+UBE2+UBE5=0.7+0.7+0.7=2.1V。所以，當(dāng)各個輸入端都接高電平UIH(3.6V)時，V1的所有發(fā)射結(jié)均截止。這時+UCC通過R1使V1的集電結(jié)及V2和V5的發(fā)射結(jié)同時導(dǎo)通，從而使V2和V5處于飽和狀態(tài)。此時V2的集電極電位為：UC2=UCES2+UBE5≈0.3+0.7=1V

UC2加到V3的基極，由于R4的存在，可以使V3導(dǎo)通。所以，V4的基極電位和射極電位分別為：UB4=UE3≈UC2-UBE3=1-0.7=0.3VUE4=UCES5≈0.3V可見，V4的發(fā)射結(jié)偏壓UBE4=UB4-UE4=0.3-0.3=0V，所以，V4處于截止?fàn)顟B(tài)。在V4截止、V5飽和的情況下，輸出電壓UO為：UO=UOL=UCES5≈0.3VUO=UOL時，稱與非門處于開門狀態(tài)。綜上所述，當(dāng)輸入端至少有一端接低電平(0.3V)時，輸出為高電平(3.6V)；當(dāng)輸入端全部接高電平(3.6V)時，輸出為低電平(0.3V)。由此可見，該電路的輸出和輸入之間滿足“與非”邏輯關(guān)系

(3)輸入端全部懸空。輸入端全部懸空時，V1管的發(fā)射結(jié)全部截止。+UCC通過R1使V1的集電結(jié)及V2和V5的發(fā)射結(jié)同時導(dǎo)通，使V2和V5處于飽和狀態(tài)，則UB3=UC2=UCES+UBE5=0.3+0.7=1V。由于R4的作用，V3導(dǎo)通，故UBE3=0.7V。此時V2的發(fā)射結(jié)電壓為：UBE4=UB4-UE4=UE3-UCES5=UB3-UBE3-UCES5

≈1-0.7-0.3=0V所以V4處于截止?fàn)顟B(tài)。可見該電路在輸入端全部懸空時，V4截止，V5飽和。故其輸出電壓UO為：

UO=UCES5≈0.3V

可見輸入端全部懸空和輸入端全部接高電平時，該電路的工作狀態(tài)完全相同。所以，TTL電路的某輸入端懸空，可以等效地看作該端接入了邏輯高電平。實際電路中，懸空易引入干擾，故對不用的輸入端一般不懸空，應(yīng)作相應(yīng)的處理。

(4)一個輸入端通過電阻RE接地，其它輸入端接高電平。設(shè)V1的發(fā)射極A通過RE接地，其它輸入端均接高電平，如圖2-14所示。在+UCC的作用下，接RE的發(fā)射結(jié)必然導(dǎo)通，在RE上形成電壓UEA。RE越大，其壓降UEA越大。實驗測知，只要RE≤0.7kΩ，其端電壓就相當(dāng)于邏輯低電平。使與非門輸出高電平，即與非門處于關(guān)門狀態(tài)。只要RE≥2kΩ，則其端電壓UEA達(dá)到1.4V，此時V1管的基極電位UB1=UBE1+UEA=0.7+1.4=2.1V，從而使V5導(dǎo)通，V4截止，與非門輸出低電平，即與非門處于開門狀態(tài)。由于V1管的基極電位UB1不可能高于2.1V，因此，不管RE的阻值有多大，其端電壓最高為1.4V。該電壓值雖然與高電平(3.6)相差甚遠(yuǎn)，但其效果相當(dāng)于在該端接入了高電平。圖2–14一個輸入端接電阻當(dāng)與非門的某一輸入端通過電阻RE接參考地(其它輸入端接高電平)時，為使與非門可靠地工作在關(guān)門狀態(tài)，RE

所允許的最大阻值叫該與非門的關(guān)門電阻，記作ROFF。為使與非門可靠地工作在開門狀態(tài)，RE所允許的最小阻值叫該與非門的開門電阻，記作RON。由上述分析可知，典型TTL與非門的ROFF=0.7kΩ，RON=2kΩ?？紤]到不同類型的TTL與非門，其內(nèi)部結(jié)構(gòu)及元件參數(shù)會有所不同，故它們的ROFF及RON也會有所差異。所以，在工程技術(shù)中，TTL與非門的ROFF和RON分別取值為0.5kΩ和2kΩ。

綜合上述，當(dāng)TTL與非門的某一輸入端通過電阻R接地時，若R≤0.5kΩ，則該端相當(dāng)于輸入邏輯低電平；若R≥2kΩ，則該端相當(dāng)于輸入邏輯高電平。

3.主要參數(shù)

對器件的使用者來說，正確地理解器件的各項參數(shù)是十分重要的。

(1)輸出高電平UOH和輸出低電平UOL。與非門至少一個輸入端接低電平時的輸出電壓叫輸出高電平，記作UOH。不同型號的TTL與非門，其內(nèi)部結(jié)構(gòu)有所不同，故其UOH也不一樣。即使同一個與非門，其UOH也隨負(fù)載的變化表現(xiàn)出不同的數(shù)值。但是只要在2.4~3.6V之間即認(rèn)為合格。UOH的標(biāo)準(zhǔn)值是3V。與非門的所有輸入端都接高電平時的輸出電壓叫輸出低電平，記作UOL。其值只要在0~0.5V之間即認(rèn)為合格。UOL的標(biāo)準(zhǔn)值是0.3V。輸入高電平UIH和輸入低電平UIL。一般取UIH≥2V，UIL≤0.8V。

標(biāo)準(zhǔn)TTL電路則有：定義為邏輯0的低電平輸入電壓范圍VIL：0~0.8V。定義為邏輯1的高電平輸入電壓范圍VIH：2~5V。定義為邏輯0的低電平輸出電壓范圍VOL：不大于0.3V。定義為邏輯1的高電平輸出電壓范圍VOH：不小于2.4V。圖2-33標(biāo)準(zhǔn)TTL門的輸入/輸出邏輯電平5VCMOS電路：定義為邏輯0的低電平輸入電壓范圍VIL：0~0.5V。定義為邏輯1的高電平輸入電壓范圍VIH：2.5~5V。定義為邏輯0的低電平輸出電壓范圍VOL：不大于0.1V。定義為邏輯1的高電平輸出電壓范圍VOH：不小于4.4V。

(2)開門電平UON和關(guān)門電平UOFF。開門電平UON是保證與非門輸出標(biāo)準(zhǔn)低電平時，允許輸入的高電平的最小值。只有輸入電平大于UON，與非門才進(jìn)入開門狀態(tài)，輸出低電平。即UON是為使與非門進(jìn)入開門狀態(tài)所需要輸入的最低電平。一般產(chǎn)品規(guī)定UON在1.4~1.8V之間。關(guān)門電平UOFF是保證與非門輸出標(biāo)準(zhǔn)高電平的90%(2.7V)時，允許輸入的低電平的最大值。只有輸入電平低于UOFF，與非門才進(jìn)入關(guān)門狀態(tài)，輸出高電平。即UOFF

是為使與非門進(jìn)入關(guān)門狀態(tài)所需要輸入的最高電平。一般產(chǎn)品規(guī)定UOFF在0.8~1V之間。

(3)噪聲容限UNH和UNL。當(dāng)與非門的輸入端全接高電平時，其輸出應(yīng)為低電平，但是若輸入端竄入負(fù)向干擾電壓，就會使實際輸入電平低于UON，致使輸出電壓不能保證為低電平。在保證與非門輸出低電平的前提條件下，允許疊加在輸入高電平上的最大負(fù)向干擾電壓叫高電平噪聲容限(或叫高電平干擾容限)，記作UNH。其值一般為：UNH=UIH-UON=3-1.8=1.2V式中，UIH=3V是輸入高電平的標(biāo)準(zhǔn)值。當(dāng)與非門的輸入端接有低電平時，其輸出應(yīng)為高電平。若輸入端竄入正向干擾，以致使輸入低電平疊加上該干擾電壓后大于UOFF，則輸出就不能保證是高電平。在保證與非門輸出高電平的前提下，允許疊加在輸入低電平上的最大正向干擾電壓叫低電平噪聲容限(或叫低電平干擾容限)，記作UNL。其值一般為：UNL=UOFF-UIL=0.8-0.3=0.5V式中，UIL=0.3V是輸入低電平的標(biāo)準(zhǔn)值。

(4)平均傳輸延遲時間tpd。平均傳輸延遲時間是衡量門電路運算速度的重要指標(biāo)。當(dāng)輸入端接入輸入信號后，需要經(jīng)過一定的時間td，才能在輸出端產(chǎn)生對應(yīng)的輸出信號。td就叫傳輸延遲時間。

從輸入端接入高電平開始，到輸出端輸出低電平為止，所經(jīng)歷的時間叫導(dǎo)通延遲時間，記作tpHL。測試時，把輸入波形的上升邊沿的中點，到對應(yīng)輸出波形下降邊沿的中點之間的時間間隔作為tpHL的值。如圖2-15所示。圖2–15TTL與非門的延遲時間從輸入端接入低電平開始，到輸出端輸出高電平為止，所經(jīng)歷的時間叫截止延遲時間，記作tpLH。測試時，把輸入波形的下降邊沿的中點到對應(yīng)輸出波形的上升邊沿的中點之間的時間間隔作為tpLH的值。如圖2-15所示。平均傳輸延遲時間tpd是tpHL和tpLH的平均值，即

TTL門的tpd在3~40ns之間。

(5)空載功耗。輸出端不接負(fù)載時，門電路消耗的功率叫空載功耗。

動態(tài)功耗是門電路的輸出狀態(tài)由UOH變?yōu)閁OL(或相反)時，門電路消耗的功率。靜態(tài)功耗是門電路的輸出狀態(tài)不變時，門電路消耗的功率。靜態(tài)功耗又分為截止功耗和導(dǎo)通功耗。截止功耗POFF是門輸出高電平時消耗的功率；導(dǎo)通功耗PON是門輸出低電平時消耗的功率。導(dǎo)通功耗大于截止功耗。作為門電路的功耗指標(biāo)通常是指空載導(dǎo)通功耗。TTL門的功耗范圍為1~22mW。

(6)功耗延遲積M。門的平均延遲時間tpd和空載導(dǎo)通功耗PON的乘積叫功耗延遲積或功耗速度積，也叫品質(zhì)因數(shù)，簡稱pd積。記作M

M=PON·tpd

若PON的單位是mW，tpd的單位是ns，則M的單位是pJ(微微焦耳)。M是全面衡量一個門電路品質(zhì)的重要指標(biāo)。M越小，其品質(zhì)越高。

74系列TTL門的延遲時間及功耗如表2-5所示。表2–574系列TTL與非門的傳輸延遲時間tpd和功耗PON產(chǎn)品型號傳輸延遲時間tpd/ns功耗PON/mW

產(chǎn)品名稱的意義74001010標(biāo)準(zhǔn)TTL74H00622高速TTL74L00331低功耗TTL74S00319肖特基TTL74LS009.52低功耗肖特基TTL74ALS003.51.3先進(jìn)低功耗肖特基TTL74AS0038先進(jìn)肖特基TTL

(7)輸入短路電流IIS和輸入漏電流IIH。輸入短路電流IIS是把與非門的一個輸入端直接接地(其它輸入端懸空)時，由該輸入端流向參考地的電流，也叫低電平輸入電流。IIS的典型值約為1.5mA。輸入漏電流IIH是把與非門的一個輸入端接高電平(其它輸入端懸空)時，流入該輸入端的電流，也叫高電平輸入電流。因為此時V1管處于倒置狀態(tài)，故IIH數(shù)值很小，一般為幾十微安。

(8)最大灌電流IOLmax和最大拉電流IOHmax。IOLmax是在保證與非門輸出標(biāo)準(zhǔn)低電平的前提下，允許流進(jìn)輸出端的最大電流，一般為十幾毫安。IOHmax是在保證與非門輸出標(biāo)準(zhǔn)高電平并且不出現(xiàn)過功耗的前提下，允許流出輸出端的最大電流，一般為幾毫安。實際應(yīng)用中，若輸出電流超出IOLmax或IOHmax，則與非門就可能輸出不正確的邏輯電平。

(9)扇入系數(shù)NI。扇入系數(shù)是門電路所能允許的輸入端數(shù)。一般NI≤5，最多不超過8。當(dāng)需要的輸入端數(shù)超過NI時，可以用與擴展器來實現(xiàn)。

(10)扇出系數(shù)NO。扇出系數(shù)NO是在保證門電路輸出正確的邏輯電平和不出現(xiàn)過功耗的前提下，其輸出端允許連接的同類門的輸入端數(shù)。

NO由IOLmax/IIS和IOHmax/IIH中的較小者決定。一般NO≥8，NO越大，表明門的負(fù)載能力越強。兩種邏輯狀態(tài)中的電流和電壓IOHLowLow輸出高電平VOHVIHIIH驅(qū)動門＋＋－－負(fù)載門IOLHighHigh輸出低電平VOLVILIIL驅(qū)動門＋＋－－負(fù)載門【例2-1】已知74ALS00的電流參數(shù)為IOL(max)=8mA，IIL（max）=0.1mA，IOH（max）=0.4mA，IIH（max）=20

A。求一個74ALS00與非門輸出能驅(qū)動多少個74ALS00與非門的輸入。解：首先考慮低電平狀態(tài)。在低電平狀態(tài)下得到能被驅(qū)動的輸入個數(shù)：

(11)最小負(fù)載電阻RLmin。RLmin是為保證門電路輸出正確的邏輯電平，在其輸出端允許接入的最小電阻(或最小等效電阻)。在門的輸出端接上負(fù)載電阻RL后，只要RL的阻值不趨近于零，對于輸出低電平幾乎無影響。但RL阻值太小，會使門電路無法輸出正確的高電平。因為與非門處于關(guān)門狀態(tài)時，應(yīng)當(dāng)輸出高電平，此時流經(jīng)RL的電流IRL的實際方向是由門的輸出端經(jīng)RL流向參考地，如圖2-16所示。屬于門電路的拉電流的最大允許值為IOHmax。與非門的輸出電平UO=IRL·RL。若RL阻值太小，就會使得IRL達(dá)到允許的最大值IOHmax時，輸出電平仍低于UOHmin，從而造成邏輯錯誤。為了輸出正確的邏輯高電平，RL的阻值必須使如下的不等式成立：即亦即對于TTL標(biāo)準(zhǔn)系列，按上式求得的RLmin的阻值范圍為150~200Ω，為留有余地，一般取RLmin=200Ω。對于TTL改進(jìn)系列(如高速系列及低功耗系列等)，按上式求得的RLmin相差很大，很難確定一個參考值。在實際工作中，應(yīng)根據(jù)給定的參數(shù)按上式進(jìn)行計算。圖2-16接入RL輸出UOH的情況

2.3.2OC門和三態(tài)門

一般的TTL門電路，不論輸出高電平，還是輸出低電平，其輸出電阻都很低，只有幾歐姆至幾十歐姆。因此不能把兩個或兩個以上的TTL門電路的輸出端直接并接在一起。否則，當(dāng)其中一個輸出高電平，另一個輸出低電平時，它們中的導(dǎo)通管，就會在+UCC和地之間形成一個低阻串聯(lián)通路。因此產(chǎn)生的大電流會導(dǎo)致門電路因功耗過大而損壞。即使門電路不被損壞，也不能輸出正確的邏輯電平，從而造成邏輯混亂。圖2-17是門1輸出高電平，門2輸出低電平時，兩者的并聯(lián)情況。圖2—17兩個TTL門輸出端并聯(lián)情況因為門1輸出高電平，所以其V4管飽和導(dǎo)通(其V5管截止，圖中未畫)。而門2輸出低電平，所以其V5管飽和導(dǎo)通(其V4管截止，未畫)。門1和門2的輸出端直接并接后，則UCC經(jīng)R5和處于飽和導(dǎo)通狀態(tài)的V4(門1)管和V5(門2)管到參考地，會產(chǎn)生很大的電流。使得兩個門電路因功耗過大而損壞。即使僥幸門未損壞，則其輸出電平UO為：此值既不屬于邏輯高電平，也不屬于邏輯低電平。

OC門和三態(tài)門是允許輸出端直接并接在一起的兩種TTL門。

1.OC門(集電極開路門)OC門的典型電路及邏輯符號如圖2-18所示。圖2–18OC門電路(a)電路；(b)常用符號；(c)國標(biāo)符號FAB圖2-20OC與非門的開關(guān)級描述圖2-21OC與非門的邏輯符號

(1)電路結(jié)構(gòu)及功能分析。OC門的電路特點是其輸出管的集電極開路。使用時，必須外接“上拉電阻RC”和+UCC相連。多個OC門輸出端相連時，可以共用一個上拉電阻RC，如圖2-19所示。圖2–19多個OC門并聯(lián)(a)線與邏輯電路；(b)等效邏輯圖

OC門接入上拉電阻RC后，與圖2-13所示的與非門的差別僅在于用外接電阻RC取代了由V3和V4構(gòu)成的有源負(fù)載。當(dāng)其輸入中有低電平時，V2和V5均截止，F(xiàn)端輸出高電平；當(dāng)其輸入全是高電平時，V2和V5導(dǎo)通，只要RC的取值足夠大，V5就可以達(dá)到飽和，使F端輸出低電平。可見OC門外接上拉電阻RC后，就是一個與非門。兩個OC門輸出端并聯(lián)的電路如圖2-19所示。若F1=0,F2=1，即OC1的輸出管V5導(dǎo)通，OC2的V5管截止，則流過RC的電流ICC全部灌入OC1的V5管。只要RC的阻值足夠大，就會使OC1的V5管飽和。此時，ICC等于OC1的V5管的集電極電流IC5。所以：UO=UCC-URC=UCC-ICCRC=UCC-IC5RC=UCES5=UOL

式中，UCES5是V5管的飽和壓降。可見，只要F1和F2中之一為邏輯“０”，則輸出F就為“0”。若F1=F2=0，即兩個門的輸出管都導(dǎo)通，則流過RC的電流ICC是兩個輸出管的集電極電流之和。其值要比一個輸出管導(dǎo)通時大，因此，輸出電平UO更低，即F=0。若F1=F2=1,即兩個OC門的輸出管均截止，則流過RC的電流ICC是兩個輸出管的穿透電流之和，即ICC=2ICEO5。所以UO=UCC-ICCRC=UCC-2ICEO5RC=UOH

故F=1。表2-6邏輯功能表F1F2F000110110001通過上述分析可知，由于RC的阻值較大，因此，不論兩個OC門處于何種狀態(tài)，在+UCC和地之間都不會出現(xiàn)低阻通路，電路可以安全工作。兩個OC門并聯(lián)后實現(xiàn)的邏輯功能可用表2-6描述。顯然，F(xiàn)與F1、F2之間是“與”邏輯關(guān)系，即F=F1·F2

由于這種“與”邏輯是兩個OC門的輸出線直接相連實現(xiàn)的，故稱作“線與”。圖2-19實現(xiàn)的邏輯表達(dá)式為：F=F1·F2=AB·CD

除了TTL與非門可以做成OC門外，其它TTL門也可做成OC門，并且也能實現(xiàn)“線與”或“線或”。

(2)RC的計算。RC的選取原則是保證OC門輸出的高電平不低于UOHmin；輸出的低電平不大于UOLmax。

在OC門的實際應(yīng)用中，經(jīng)常需要多個OC門并聯(lián)后為多個負(fù)載門提供輸入信號。圖2-20(a)、(b)是n個OC門并聯(lián)后為負(fù)載門的m個輸入端提供輸入信號的兩種情況。圖2-20(a)是n個OC門全部輸出UOH的情況。此時所有OC門的輸出管都截止，因此，流入每個OC門輸出端的電流都是其輸出管的穿透電流ICEO(OC門正常工作時，不論輸出UOH還是UOL，都不產(chǎn)生拉電流)；流入負(fù)載門各輸入端的電流都是高電平輸入漏電流IIH。各電流的實際方向如圖2-20(a)中所示。圖2–20外接上拉電阻的計算為使UOH≥UOHmin，則必須使即故

ICC和所有的負(fù)載電流全部流入唯一導(dǎo)通門的輸出管V5

對導(dǎo)通門來說這是負(fù)載最重的情況。因為所以綜合上述兩種情況，上拉電阻RC的取值范圍是：RCmin≤RC≤RCmax

為保證IOL=IOLmax時，UOL≤UOLmax，應(yīng)當(dāng)使即故式中，IOLmax是一OC門允許的最大灌電流。

(3)OC門的應(yīng)用。①實現(xiàn)多路信號在總線(母線)上的分時傳輸，如圖2-21所示。圖2–21OC門實現(xiàn)總線傳輸②實現(xiàn)電平轉(zhuǎn)換——抬高輸出高電平。由OC門的功能分析可知，OC門輸出的低電平UOL=UCES5≈0.3V，高電平UOH=UCC-ICEO5RC≈UCC。所以，改變電源電壓可以方便地改變其輸出高電平。只要OC門輸出管的U(BR)CEO大于UCC，即可把輸出高電平抬高到UCC的值。OC門的這一特性，被廣泛用于數(shù)字系統(tǒng)的接口電路，實現(xiàn)前級和后級的電平匹配。

VOABRP+10V圖2-24實現(xiàn)電平轉(zhuǎn)換ABRP+5V圖2-25驅(qū)動發(fā)光二極管③驅(qū)動非邏輯性負(fù)載。圖2-22(a)是用來驅(qū)動發(fā)光二極管(LED)的。當(dāng)OC門輸出UOL時，LED導(dǎo)通發(fā)光；當(dāng)OC門輸出UOH時，LED截止熄滅。圖2-22(b)是用來驅(qū)動干簧繼電器的。二極管VD保護(hù)OC門的輸出管不被擊穿。工作過程如下：OC門輸出UOL時，有較大的電流經(jīng)繼電器線圈流入OC門，干簧管被吸合，VD相當(dāng)于開路，不影響電路工作。當(dāng)OC門輸出UOH時，OC門的輸出管截止，流過線圈的電流突然減小為ICEO，干簧管斷開。此時若無VD，則線圈中的感應(yīng)電動勢與UCC同向串聯(lián)后，加到OC門的集電極和發(fā)射極之間，會使其集電結(jié)擊穿。接入VD后，與UCC極性相同的感應(yīng)電動勢使VD導(dǎo)通，感應(yīng)電動勢大大減小，OC門的輸出管就不會被擊穿。圖2-22(c)是用來驅(qū)動脈沖變壓器的。脈沖變壓器與普通變壓器的工作原理相同，只是脈沖變壓器可工作在更高的頻率上。圖2-22(d)是用來驅(qū)動電容負(fù)載的，構(gòu)成鋸齒波發(fā)生器。當(dāng)UI=UOL時，OC門截止，UCC通過RC對電容C充電，UO近似線性上升；當(dāng)UI=UOH時，OC門導(dǎo)通，電容通過OC門放電，UO迅速下降，在電容兩端形成鋸齒波電壓。圖2-22OC門驅(qū)動非邏輯性負(fù)載④用來實現(xiàn)“與或非”運算。利用反演律可把圖2-19的輸出函數(shù)變換為：F=AB·CD=AB+CD

用OC門實現(xiàn)“與或非”運算，要比用其它門的成本低。

OC門的外接電阻的大小會影響系統(tǒng)的開關(guān)速度，其值越大，工作速度越低。由于它只能在RCmin和RCmax之間取值，開關(guān)速度受到限制，故OC門只適用于開關(guān)速度不高的場合。

2.三態(tài)門(TS門或TSL門)

一種三態(tài)與非門的電路及邏輯符號如圖2-23所示。圖2–23三態(tài)TTL與非門電路及符號(a)電路；(b)常用符號；(c)國外流行符號；(d)國標(biāo)符號圖2-16三態(tài)門(a)高電平使能(b)低電平使能YENAAYEN邏輯功能可表達(dá)為：當(dāng)EN=1時（EN輸入為高電平時），Y=A，即Y直接輸出來自A的信號；而當(dāng)EN=0時，Y呈高阻態(tài)，即等同于斷開狀態(tài)，可表述為：Y=Z。邏輯功能可表達(dá)為：當(dāng)EN=0時（EN輸入為低電平時），三態(tài)門工作，即Y=A，而當(dāng)EN=1時，Y=Z。

(1)功能分析。在圖2-23(a)中，G端為控制端，也叫選通端或使能端。A端與B端為信號輸入端，F(xiàn)端為輸出端。

當(dāng)G=0(即G端輸入低電平)時，晶體管V6截止，其集電極電位UC6為高電平，使晶體管V1中與V6集電極相連的那個發(fā)射結(jié)也截止。由于和二極管VD的N區(qū)相連的PN結(jié)全截止，故VD截止，相當(dāng)于開路，不起任何作用。這時三態(tài)門和普通與非門一樣，完成“與非”功能，即F=A·B。這是三態(tài)門的工作狀態(tài)，也叫選通狀態(tài)。當(dāng)G=1(即G端輸入高電平)時，V6飽和導(dǎo)通，UC6為低電平，則VD導(dǎo)通，使UC2被鉗制在1V左右，致使V4截止。同時UC6使V1管射極之一為低電平，所以V2、V5也截止。由于同輸出端相接的兩個晶體管V4和V5同時截止，因而輸出端相當(dāng)于懸空或開路。這時三態(tài)門相對負(fù)載而言呈現(xiàn)高阻抗，故稱這種狀態(tài)為高阻態(tài)或懸浮狀態(tài)，也叫禁止?fàn)顟B(tài)。在禁止?fàn)顟B(tài)下，三態(tài)門與負(fù)載之間無信號聯(lián)系，對負(fù)載不產(chǎn)生任何邏輯功能，所以禁止?fàn)顟B(tài)不是邏輯狀態(tài)，三態(tài)門也不是三值邏輯門，叫它“三態(tài)門”只是為區(qū)別于其它門的一種“方便稱呼”。該三態(tài)門的真值表如表2-7所示。GABF1XX000001010011高阻1110表2-7三態(tài)門的真值表

(2)分類。三態(tài)門可以按如下的方式分類：①按邏輯功能分為四類，即三態(tài)與非門、三態(tài)緩沖門、三態(tài)非門(三態(tài)倒相門)、三態(tài)與門。其邏輯符號如圖2-24所示。②按控制模式分為兩類，即低電平有效的三態(tài)門和高電平有效的三態(tài)門。低電平有效的三態(tài)門是指當(dāng)G=0時，三態(tài)門工作；當(dāng)G=1時，三態(tài)門禁止。其邏輯符號如圖2-24(a)所示。這類三態(tài)門也叫做低電平選通的三態(tài)門。高電平有效的三態(tài)門是指當(dāng)G=1時，三態(tài)門工作；當(dāng)G=0時，三態(tài)門禁止。其邏輯符號如圖2-24(b)所示。這類三態(tài)門也叫做高電平選通的三態(tài)門。

圖2–24各種三態(tài)門的邏輯符號③按其內(nèi)部的有源器件分為兩類，即三態(tài)TTL門和三態(tài)MOS門。

(3)用途。三態(tài)門主要用來實現(xiàn)多路數(shù)在總線上的分時傳送，如圖2-25(a)所示。為實現(xiàn)這一功能，必須保證在任何時刻只有一個三態(tài)門被選通，即只有一個門向總線傳送數(shù)據(jù)；否則，會造成總線上的數(shù)據(jù)混亂，并且損壞導(dǎo)通狀態(tài)的輸出管。傳送到總線上的數(shù)據(jù)可以同時被多個負(fù)載門接收，也可在控制信號作用下，讓指定的負(fù)載門接收。圖2–25三態(tài)門的應(yīng)用(a)三態(tài)門用于總線傳輸；(b)三態(tài)門實現(xiàn)雙向傳送

利用三態(tài)門可以實現(xiàn)信號的可控雙向傳送，如圖2-25(b)所示。當(dāng)G=0時，門1選通，門2禁止，信號由A傳送到B；當(dāng)G=1時，門1禁止，門2選通，信號由B傳送到A。

3.三態(tài)門和OC門的性能比較

(1)

三態(tài)門的開關(guān)速度比OC門快。因為輸出高電平時，三態(tài)門的V4管是按射極輸出器的方式工作，其輸出電阻小，輸出端的分布電容充電速度快，uO很快由UOL變到UOH；而OC門在輸出高電平時，其輸出電阻約等于外接的上拉電阻RC，其值比射極輸出器的輸出電阻大得多，故對輸出分布電容的充電速度慢，uO的上升時間長。在輸出低電平時，兩者的輸出電阻基本相等，故兩者uO的下降時間基本相同。

(2)

允許接到總線上的三態(tài)門的個數(shù)，原則上不受限制，但允許接到總線上的OC門的個數(shù)受到上拉電阻RC的取值條件的限制。

(3)OC門可以實現(xiàn)“線與”邏輯，而三態(tài)門則不能。若把多個三態(tài)門輸出端并聯(lián)在一起，并使其同時選通，當(dāng)它們的輸出狀態(tài)不同時，不但不能輸出正確的邏輯電平，而且還會燒壞導(dǎo)通狀態(tài)的輸出管。

TTL產(chǎn)品中除與非門外，還有或非門、與或非門、與門、或門、異或門等。

2.4.3MOS集成邏輯門

MOS邏輯門是用絕緣柵場效應(yīng)管制作的邏輯門(金屬氧化物半導(dǎo)體場效應(yīng)晶體管，Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)在半導(dǎo)體芯片上制作一個MOS管要比制作一個電阻容易，而且所占的芯片面積也小。所以，在MOS集成電路中，幾乎所有的電阻都用MOS管代替，這種MOS管叫負(fù)載管。在MOS邏輯電路中，除負(fù)載管有可能是耗盡型外，其它MOS管均為增強型。MOS邏輯電路有PMOS、NMOS和CMOS三種類型。PMOS邏輯電路是用P溝道MOS管制作的。由于工作速度低，而且采用負(fù)電源，不便和TTL電路連接，故其應(yīng)用受到限制。

NMOS邏輯電路是用N溝道MOS管制作的。其工作速度比PMOS電路高，集成度高，而且采用正電源，便于和TTL電路連接。其制造工藝適宜制作大規(guī)模數(shù)字集成電路，如存儲器和微處理器等。但不適宜制作通用型邏輯集成電路。(這種電路要求在一個芯片上制作若干不同類型的邏輯門和觸發(fā)器。)主要是因為NMOS電路對電容性負(fù)載的驅(qū)動能力較弱。

CMOS邏輯電路是用P溝道和N溝道兩種MOS管構(gòu)成的互補電路制作的（ComplementaryMetalOxideSemiconductor互補金屬氧化物半導(dǎo)體）。和PMOS、NMOS電路相比，CMOS電路的工作速度高，功耗小，并且可用正電源，便于和TTL電路連接。所以它既適宜制作大規(guī)模數(shù)字集成電路，如寄存器、存儲器、微處理器及計算機中的常用接口等，又適宜制作大規(guī)模通用型邏輯電路，如可編程邏輯器件等。

MOS門的各項指標(biāo)的定義和TTL門的相同，只是數(shù)值有所差異。圖2-26NMOS晶體管的圖形符號(a)NMOS晶體管(b)NMOS晶體管的兩種簡化符號圖2-27PMOS晶體管的圖形符號(a)PMOS晶體管(b)PMOS晶體管的兩種簡化符號(a)MOS反相器結(jié)構(gòu)(b)MOS反相器另一種表示法1.CMOS反相器（CMOS非門）工作原理圖2-28CMOS反相器的開關(guān)模型2.CMOS或非門工作原理圖2-29CMOS或非門2.CMOS或非門工作原理圖2-30CMOS或非門的等效開關(guān)模型3.CMOS與非門工作原理STP1A負(fù)載管并聯(lián)（并聯(lián)開關(guān)）驅(qū)動管串聯(lián)（串聯(lián)開關(guān)）BYSTP2STN1

STN2VDD圖2-31CMOS與非門3.CMOS與非門工作原理圖2-32CMOS與非門的開關(guān)模型(a)輸入均為高電平(b)輸入中有一個高電平(c)輸入均為低電平

4.CMOS傳輸門

CMOS傳輸門的電路和符號如圖2-29所示。它由一個NMOS管V1和一個PMOS管V2并聯(lián)而成。V1和V2的源極和漏極分別相接作為傳輸門的輸入端和輸出端。兩管的柵極是一對互補控制端，C端叫高電平控制端，C端叫低電平控制端。兩管的襯底均不和源極相接，NMOS管的襯底接地，PMOS管的襯底接正電源UDD，以便于控制溝道的產(chǎn)生。圖2–29CMOS傳輸門(a)電路；(b)符號把NMOS管V1的柵極和襯底之間的電壓記為UGB1，開啟電壓記為UTN，則當(dāng)UGB1>UTN時，V1產(chǎn)生溝道；當(dāng)UGB1<UTN時，V1的溝道消失。把PMOS管V2的“柵-襯”間的電壓記為UGB2，開啟電壓記為UTP，則當(dāng)UGB2<UTP時，V2

產(chǎn)生溝道；當(dāng)UGB2>UTP時，V2的溝道消失。

當(dāng)C=UDD,C=0V時，V1的UGB1=UDD>UTN,故V1導(dǎo)通；V2的UGB2=-UDD<UTP,故V2也導(dǎo)通。所以此時在V1和V2的“漏-源”之間同時產(chǎn)生導(dǎo)電溝道，使輸入端與輸出端之間形成導(dǎo)電通路，相當(dāng)于開關(guān)接通。

當(dāng)C=0，C=UDD時，V1的UGB1=0<UTN，故V1不能產(chǎn)生溝道；V2的UGB2=0>UTP，故V2也不能產(chǎn)生導(dǎo)電溝道。所以，在這種情況下，輸入端與輸出端之間呈現(xiàn)高阻抗?fàn)顟B(tài)，相當(dāng)于開關(guān)斷開。

由于MOS管的結(jié)構(gòu)對稱，其漏極和源極可以互換，因而TG的輸入端和輸出端可以互換使用，即TG是雙向器件。

把一個傳輸門TG和一個非門按圖2-30(a)連接起來，即可構(gòu)成模擬開關(guān)，其符號如圖2-30(b)所示。當(dāng)C=1時，開關(guān)接通；當(dāng)C=0時，開關(guān)斷開。該模擬開關(guān)也是雙向器件。圖2–30CMOS模擬開關(guān)(a)電路；(b)符號

5.CMOS三態(tài)非門

圖2-31所示為CMOS三態(tài)非門電路。兩個NMOS管V1和V2串聯(lián)，另外兩個PMOS管V3和V4也串聯(lián)。兩組串聯(lián)MOS管構(gòu)成等效互補電路，V2和V3一對互補管構(gòu)成CMOS反相器(非門)，其柵極相接作為三態(tài)非門的信號輸入端，V1和V4一對互補管構(gòu)成控制電路，兩者的柵極反相連接后作為控制端(也叫選通端)。圖2–31CMOS三態(tài)非門電路

當(dāng)G=1時，V1和V4均不產(chǎn)生導(dǎo)電溝道，不論A為何值，F(xiàn)端均處于高阻態(tài)，相當(dāng)于F端懸空，