EDA設(shè)計(jì)流程及其工具

ASIC的實(shí)現(xiàn)途徑：1、超大規(guī)模可編程邏輯器件

FPGA：FieldProgrammableGateArray

現(xiàn)場(chǎng)可編程門(mén)陣列

CPLD：ComplexProgrammableLogicDevice

大規(guī)?？删幊踢壿嬈骷攸c(diǎn)：直接面向用戶，具有極大的靈活性和通用性，使用方便．硬件測(cè)試和實(shí)現(xiàn)快捷，開(kāi)發(fā)效率高，成本低，上市時(shí)間短，技術(shù)維護(hù)簡(jiǎn)單，工作可靠性好等。2、半定制或全定制ASIC統(tǒng)稱(chēng)為掩模(MASK)ASIC，或直接稱(chēng)ASIC。特點(diǎn)：用戶設(shè)計(jì)IC，IC

廠家生產(chǎn)三種級(jí)別：

A、半導(dǎo)體元件、連線的大小與尺寸，電路全定制

B、片內(nèi)晶體管固定，用戶設(shè)計(jì)連線半定制

C、庫(kù)內(nèi)含標(biāo)準(zhǔn)單元，如SSI邏輯塊、MSI邏輯塊、數(shù)據(jù)通道模塊、存儲(chǔ)器、IP，乃至系統(tǒng)級(jí)模塊。用戶在EDA工具上進(jìn)行開(kāi)發(fā)/粘貼。3、混合ASIC

混合ASIC：指既具有面向用戶的可編程功能和邏輯資源，同時(shí)也含有可方便調(diào)用和配置的硬件標(biāo)準(zhǔn)單元模塊，如CPU、RAM、ROM、硬件加法器、乘法器、鎖相環(huán)等。Xilinx和Altera公司已經(jīng)推出了這方面的器件，如Virter-IIPro系列和Stratix系列等?；旌螦SIC為SoC的設(shè)計(jì)實(shí)現(xiàn)成為便捷的途徑。3.2基于VHDL的自頂向下設(shè)計(jì)方法

1、傳統(tǒng)電子系統(tǒng)的設(shè)計(jì)方法--自底向上首先確定構(gòu)成系統(tǒng)的最底層的電路模塊或元件的結(jié)構(gòu)和功能．然后根據(jù)主系統(tǒng)的功能要求，將它們組合成更大的功能塊，使它們的結(jié)構(gòu)和功能滿足高層系統(tǒng)的要求。以此流程，逐步向上遞推，直至完成整個(gè)目標(biāo)系統(tǒng)的設(shè)計(jì)。

例：對(duì)一個(gè)電子系統(tǒng)的設(shè)計(jì)，首先決定使用的器件類(lèi)別和規(guī)格，如74系列的器件、某種RAM和ROM、某類(lèi)CPU或單片機(jī)以及某些專(zhuān)用功能芯片等；然后是構(gòu)成多個(gè)功能模塊，如數(shù)據(jù)采集控制模塊、信號(hào)處理模塊、數(shù)據(jù)交換和接口模塊等，直至最后利用它門(mén)完成整個(gè)系統(tǒng)的設(shè)計(jì)。特點(diǎn)是必須首先關(guān)注并致力于解決系統(tǒng)最底層硬件的可獲得性，以及它們的功能特性方面的諸多細(xì)節(jié)問(wèn)題；在整個(gè)逐級(jí)設(shè)計(jì)和測(cè)試過(guò)程中，始終必須顧及具體目標(biāo)器件的技術(shù)細(xì)節(jié)。在這個(gè)設(shè)計(jì)過(guò)程中的任一時(shí)刻，最底層目標(biāo)器件的更換，或某些技術(shù)參數(shù)不滿足總體要求，或缺貨，或由于市場(chǎng)競(jìng)爭(zhēng)的變化，臨時(shí)提出降低系統(tǒng)成本，提高運(yùn)行速度等等不可預(yù)測(cè)的外部因素，都將可能使前面的工作前功盡棄，工作又得重新開(kāi)始。結(jié)論：是一種低效、低可靠性、費(fèi)時(shí)費(fèi)力、且成本高昂的設(shè)計(jì)方法。

2、EDA--自頂向下的設(shè)計(jì)方法(1)提出設(shè)計(jì)說(shuō)明書(shū)，即用自然語(yǔ)言表達(dá)系統(tǒng)項(xiàng)目的功能特點(diǎn)和技術(shù)參數(shù)等。(2)建立VHDL行為模型?？墒褂肰HDL的所有語(yǔ)句而不必考慮可綜合性。還可包括ASIC或FPGA以外的器件，如RAM、ROM、單片機(jī)，可根據(jù)這些外部器件的功能特性設(shè)計(jì)出VHDL的仿真模型，將它們并入主系統(tǒng)的VHDL模型中。事實(shí)上，有許多公司提供各類(lèi)流行器件的VHDL模型，如51、PIC、386模型等。建立一個(gè)完整統(tǒng)一的系統(tǒng)行為模型而進(jìn)行整體仿真。有的VHDL模型既可用來(lái)仿真，也可作為實(shí)際電路的一部分．例如，現(xiàn)有的PCI總線模型大多是既可仿真又可綜合的。(3)VHDL行為仿真：對(duì)頂層模型進(jìn)行仿真測(cè)試，檢查模擬結(jié)果，繼而進(jìn)行修改和完善。這一過(guò)程與最終實(shí)現(xiàn)的硬件沒(méi)有任何關(guān)系，也不考慮硬件實(shí)現(xiàn)中的技術(shù)細(xì)節(jié)。(4)RTL級(jí)(RegisterTransportLevel寄存器傳輸級(jí))建模。用VHDL中可綜合子集中的語(yǔ)句完成的，即可以最終實(shí)現(xiàn)目標(biāo)器件的描述。(5)前端功能仿真。功能仿真與硬件無(wú)關(guān)(6)邏輯綜合。使用邏輯綜合工具將VHDL行為級(jí)描述轉(zhuǎn)化為結(jié)構(gòu)化的門(mén)級(jí)電路。(7)結(jié)構(gòu)綜合。主要將綜合產(chǎn)生的表達(dá)邏輯連接關(guān)系的網(wǎng)表文件，結(jié)合具體的目標(biāo)硬件環(huán)境進(jìn)行標(biāo)準(zhǔn)單元調(diào)用、布局、布線和滿足約束條件的結(jié)構(gòu)優(yōu)化配置，即結(jié)構(gòu)綜合。(8)門(mén)級(jí)時(shí)序仿真。將使用門(mén)級(jí)仿真器或仍使用VHDL仿真器進(jìn)行門(mén)級(jí)時(shí)序仿真，在計(jì)算機(jī)上了解更接近硬件目標(biāo)器件工作的功能時(shí)序。在這一步，由于考慮布局布線延時(shí)，可得到更精確的時(shí)序。對(duì)電路功能進(jìn)行最后檢查。(9)硬件測(cè)試。小結(jié)：從高抽象級(jí)別到低抽象級(jí)別的設(shè)計(jì)周期。3、自頂向下的優(yōu)點(diǎn)1、自動(dòng)化程度高，人為介入少。綜合工具可以將高級(jí)別的模型轉(zhuǎn)化生成為門(mén)級(jí)模型，我們主要是根據(jù)仿真的結(jié)果和優(yōu)化的指標(biāo)，控制邏輯綜合的方式和指向。2、可移植性好：VHDL設(shè)計(jì)優(yōu)秀的可移植性、EDA平臺(tái)的通用性以及與具體硬件結(jié)構(gòu)的無(wú)關(guān)性，使得前期的設(shè)計(jì)可以容易地應(yīng)用于新的設(shè)計(jì)項(xiàng)目，則項(xiàng)目設(shè)計(jì)的周期可以顯著縮短。3、可分解為不同的工作小組完成不同的模塊。3.3FPGA／CPLD設(shè)計(jì)流程FPGA／CPLD開(kāi)發(fā)流程框圖一、設(shè)計(jì)輸入(原理圖／HDL文本編輯)兩種類(lèi)型：

1、圖形輸入

1)狀態(tài)圖輸入:根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法，在EDA工具的狀態(tài)圖編輯器上繪出狀態(tài)圖，然后由EDA編譯器和綜合器將此狀態(tài)變化流程圖編譯綜合成電路網(wǎng)表。

2)波形圖輸入:將待設(shè)計(jì)的電路看成是一個(gè)黑盒子，只需告訴EDA工具該黑盒子電路的輸入和輸出時(shí)序波形圖，EDA工具即能據(jù)此完成黑盒子電路的設(shè)計(jì)。3)原理圖輸入：類(lèi)似于傳統(tǒng)電子設(shè)計(jì)方法的原理圖編輯輸入方式。原理圖由邏輯器件(符號(hào))和連接線構(gòu)成。邏輯器件是EDA軟件庫(kù)中預(yù)制的功能模塊，如與門(mén)，非門(mén)、或門(mén)、觸發(fā)器以及各種含74系列器件功能的宏功能塊，甚至還有一些類(lèi)似于IP的功能塊。原理圖輸入的優(yōu)點(diǎn)：

(1)設(shè)計(jì)者不需增加新的相關(guān)知識(shí)，如HDL等。

(2)對(duì)于較小的電路模型，其結(jié)構(gòu)與實(shí)際電路十分接近，設(shè)計(jì)者易于把握電路全局。

(3)由于設(shè)計(jì)方式接近于底層電路布局，因此易于控制邏輯資源的耗用，節(jié)省面積。

原理圖輸入的缺點(diǎn)：①圖形設(shè)計(jì)未標(biāo)準(zhǔn)化．不同EDA軟件的圖形文件兼容性差，難以交換和管理．②隨著電路設(shè)計(jì)規(guī)模的擴(kuò)大，電路的易讀性下降，錯(cuò)誤排查困難，整體調(diào)整和結(jié)構(gòu)升級(jí)困難。如將一個(gè)4位的單片機(jī)設(shè)計(jì)升級(jí)為8位單片機(jī)。③由于圖形文件的不兼容性，性能優(yōu)秀的電路模塊移植和再利用十分困難。這是EDA技術(shù)應(yīng)用的最大障礙。④難以實(shí)現(xiàn)用戶所希望的面積、速度以及不同風(fēng)格的綜合優(yōu)化，顯然，原理圖的設(shè)計(jì)方法明顯偏離了電子設(shè)計(jì)自動(dòng)化最本質(zhì)的涵義。⑤在設(shè)計(jì)中，由于必須直接面對(duì)硬件模塊的選用，因此行為模型的建立將無(wú)從談起，從而無(wú)法實(shí)現(xiàn)真實(shí)意義上的自頂向下的設(shè)計(jì)方案。2、HDL文本輸入：與傳統(tǒng)的軟件輸入基本一致．就是將使用了某種硬件描述語(yǔ)言(HDL)的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入?？梢哉f(shuō)，應(yīng)用HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術(shù)的應(yīng)用和發(fā)展打開(kāi)了一個(gè)廣闊的天地。

3、二者綜合使用。把圖形的直觀與HDL的優(yōu)勢(shì)結(jié)合起來(lái)。如狀態(tài)圖輸入的編輯方式，即用圖形化狀態(tài)機(jī)輸入工具，用圖形的方式表示狀態(tài)圖。當(dāng)填好時(shí)鐘信號(hào)名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機(jī)類(lèi)型等要素后，就可以自動(dòng)生成VHDL、Verilog程序。如用VHDL描述各個(gè)電路模塊，而用原理圖輸入方式連接各個(gè)電路模塊，可直觀表示系統(tǒng)的總體框架。總體上看，純粹的HDL輸入設(shè)計(jì)仍然是最基本、最有效和最通用的輸入方法。二、綜合綜合就是將電路的高級(jí)語(yǔ)言(如行為描述)轉(zhuǎn)換成低級(jí)的，可與FPGA／CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。1、工藝庫(kù)：對(duì)程序描述的功能，實(shí)現(xiàn)的電路原理結(jié)構(gòu)框圖可確定，但對(duì)不同系列的芯片，其功能模塊或工藝庫(kù)不同，實(shí)現(xiàn)的具體結(jié)構(gòu)不同。2、約束條件：目的是獲得優(yōu)化電路可分為設(shè)計(jì)規(guī)則、時(shí)間約束、面積約束。通常時(shí)間約束的優(yōu)先級(jí)高于面積約束。當(dāng)綜合器把VHDL源碼翻譯成通用原理圖時(shí)，將識(shí)別各功能模塊，每種功能模塊(如加法)的實(shí)現(xiàn)方案有多種，有的面積小，速度慢；有的速度快，面積大。VHDL行為描述強(qiáng)調(diào)的是電路的行為和功能，而不是電路如何實(shí)現(xiàn)。選擇電路的實(shí)現(xiàn)方案是綜合器的任．綜合器選擇一種能充分滿足各項(xiàng)約束條件且成本最低的實(shí)現(xiàn)方案。VHDL未得到全面的支持和標(biāo)準(zhǔn)化。即VHDL綜合器并不支持標(biāo)準(zhǔn)VHDL的全集(全部語(yǔ)句程序)，而只能支持其子集，即部分語(yǔ)句。而且不同的VHDL綜合器所支持的VHDL子集也不完全相同．這樣一來(lái)，對(duì)于相同VHDL源代碼，不同的VHDL綜合器可能綜合出在結(jié)構(gòu)和功能上并不完全相同的電路系統(tǒng)。綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)/系列，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對(duì)應(yīng)起來(lái)．成為相應(yīng)的映射關(guān)系。最終獲得門(mén)級(jí)電路甚至更底層的電路描述網(wǎng)表文件。綜合器可由專(zhuān)業(yè)的第三方EDA公司提供三、適配也稱(chēng)結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標(biāo)器件(PPGA／CPLD芯片)必須屬于原綜合器指定的目標(biāo)器件系列。適配器需由FPGA／CPLD供應(yīng)商提供。適配包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。四、時(shí)序仿真與功能仿真

仿真就是讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫(kù)對(duì)EDA設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤?？赏瓿蓛煞N不同級(jí)別的仿真測(cè)試：1）時(shí)序仿真：就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高。在適配后進(jìn)行2）功能仿真：是直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過(guò)程。仿真過(guò)程不涉及任何具體器件的硬件特性。不經(jīng)歷綜合與適配階段，在設(shè)計(jì)項(xiàng)目編輯編譯后即可進(jìn)入門(mén)級(jí)仿真器進(jìn)行模擬測(cè)試。五、編程下載

把適配后生成的下載或配置文件，通過(guò)編程器或編程電纜向FPGA或CPLD進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證（HardwareDebugging）。通常，將對(duì)CPLD的下載稱(chēng)為編程(Program),對(duì)FPGA中的SRAM進(jìn)行直接下載的方式稱(chēng)為配置(Configure)。FPGA與CPLD的辨別和分類(lèi)：根據(jù)結(jié)構(gòu)特點(diǎn)和工作原理分類(lèi)：●將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱(chēng)為CPLD，如Lattice的ispLSI系列。●將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱(chēng)為FPGA，如Xilinx的SPARTAN系列。六、硬件測(cè)試對(duì)FPGA或CPLD的硬件系統(tǒng)進(jìn)行測(cè)試，驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。

3.4EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較

一、傳統(tǒng)的手工設(shè)計(jì)方法的缺點(diǎn):(1)設(shè)計(jì)、調(diào)試難。

(2)查錯(cuò)和改錯(cuò)不便。

(3)文檔不易管理。

(4)可移植性差。

(5)只有在生產(chǎn)出樣機(jī)后才能進(jìn)行實(shí)測(cè)。二、EDA技術(shù)的優(yōu)點(diǎn)(1)用VHDL作為設(shè)計(jì)輸入。(2)強(qiáng)大的系統(tǒng)建模、電路仿真功能和測(cè)試技術(shù)，可在設(shè)計(jì)的各階段進(jìn)行計(jì)算機(jī)模擬驗(yàn)證，保證設(shè)計(jì)過(guò)程的正確性。(3)庫(kù)(Library)的引入與標(biāo)準(zhǔn)化語(yǔ)言，可移植性好。廠家、用戶、IP核具有規(guī)范的接口協(xié)議(4)具有自主知識(shí)產(chǎn)權(quán)。(5)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)(6)對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。(7)高速性能好。

A/D數(shù)據(jù)采樣控制：12MHzMCS51：20KHz100MHzFPGA：50MHz8位FIR數(shù)字濾波器（8階）：

FPGA：104MSPS(MillionSamplesPerSecond兆采樣數(shù)/秒）達(dá)到相當(dāng)速度的DSP需要執(zhí)行指令速度為832MIPS

(MillionInstructionsPerSecond兆條指令)(8)純硬件系統(tǒng)的高可靠性。

3.5常用EDA工具軟件

一、EDA工具大致可分為如下五個(gè)模塊：

1、設(shè)計(jì)輸入編輯器。

2、仿真器。

3、HDL綜合器。

4、適配器(或布局布線器)。

5、下載器。二、MAX+plusII概述

具有一定的典型性和一般性MAX+plusII是Altera提供的FPGA／CPLD開(kāi)發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。MAX+plusII界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。

MAX+plusII編譯設(shè)計(jì)主控界面與對(duì)應(yīng)的標(biāo)準(zhǔn)的EDA開(kāi)發(fā)流程：MAX+plusII編譯器支持的硬件描述語(yǔ)言有：

VHDL(87、97標(biāo)準(zhǔn))：IEEE標(biāo)準(zhǔn)

VerilogHDLAHDL(AlteraHDL)：Altera公司自己設(shè)計(jì)，制定的硬件描述語(yǔ)言，只有企業(yè)標(biāo)準(zhǔn)。編輯器：原理圖：設(shè)計(jì)輸入

HDL文本波形：仿真調(diào)試輸入：第三方的EDIF文件元件調(diào)用錯(cuò)誤定位3.6IP核

一、IP概念I(lǐng)ntellectualProperty是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊的意思。著名的美國(guó)Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC或FPGA/CPLD中的預(yù)先設(shè)計(jì)好的電路功能模塊。二、分類(lèi)：軟IP、固IP和硬IP軟IP是用VHDL等硬件描述語(yǔ)言描述的功能塊，不涉及具體電路元件。它與普通的HDL設(shè)計(jì)十分相似，只是所需的開(kāi)發(fā)軟硬件環(huán)境比較昂貴。具有很大的靈活性和適應(yīng)性。軟IP的弱點(diǎn)是在一定程度上使后續(xù)工序無(wú)法適應(yīng)整體設(shè)計(jì)，從而需要一定程度的軟IP修正，在性能上也不可能獲得全面的優(yōu)化。固IP是完成了綜合的功能塊。它有較大的設(shè)計(jì)深度，以網(wǎng)表文件的形式提交客戶使用。優(yōu)點(diǎn)成功率高。缺點(diǎn)：只能庫(kù)調(diào)用硬IP提供設(shè)計(jì)的最終階段產(chǎn)品：掩膜。隨著設(shè)計(jì)深度的提高，后續(xù)工序所需要做的事情就越少，當(dāng)然，靈活性也就越小。三、IP庫(kù)簡(jiǎn)介8051和ARM7、PowerPC等微處理器、320C30等數(shù)字信號(hào)處理器、MPEGII等數(shù)字信息壓縮／解壓器在內(nèi)的大規(guī)模IC模塊。曾是IC產(chǎn)品，曾廣泛用來(lái)與其他功能器件一起，在PCB上構(gòu)成系統(tǒng)主板。

四、IP的發(fā)展：1、初級(jí)階段：免費(fèi)使用，擴(kuò)大營(yíng)業(yè)

IC生產(chǎn)廠(Foundry)擴(kuò)大業(yè)務(wù)，提供精心設(shè)計(jì)并經(jīng)過(guò)工藝驗(yàn)證的標(biāo)準(zhǔn)單元，吸引IC設(shè)計(jì)公司(Fabless，無(wú)生產(chǎn)線IC公司)成為他的客戶，向客戶提供相關(guān)的數(shù)據(jù)資料。IC設(shè)計(jì)師十分樂(lè)于使用成熟、優(yōu)化的單元完成自己的設(shè)計(jì)，可提高效率，又可減少設(shè)計(jì)風(fēng)險(xiǎn)。一旦完成設(shè)計(jì)，自然必須到這家Foundry去做工藝流片，這就使Foundry達(dá)到了的目的。標(biāo)準(zhǔn)單元使用者與Foundry簽訂標(biāo)準(zhǔn)單元數(shù)據(jù)不擴(kuò)散協(xié)議，無(wú)須交單元庫(kù)的使用費(fèi)，沒(méi)直接獲取IP的收益，擴(kuò)大營(yíng)業(yè)間接收到單元庫(kù)的IP效益。2