微電子第四章 集成電路設(shè)計

第四章集成電路設(shè)計4.1集成電路中的無源元件與互連線4.2雙極集成電路器件和電路設(shè)計4.3MOS集成器件和電路設(shè)計4.4雙極和MOS集成電路比較4.1集成電路中的無源元件與互連線4.1.0引言4.1.1電容器4.1.2電阻器4.1.3集成電路中的電阻模型4.1.4集成電路互連線4.1.0引言集成電路的無源元件主要包括電阻、電容和電感(普通很少用)。無源元件在集成電路中所占面積普通都比有源元件(如雙極晶體管、MOSFET等)要大。因此，在設(shè)計集成電路中應(yīng)盡能夠少用無源元件．尤其是電感和電容以及大阻值的電阻。假設(shè)有些非用不可，也可作為外接元件處置。集成電路中主要的無源元件如下所示：在集成電路中，有多種電容構(gòu)造：金屬-絕緣體-金屬(MIM)構(gòu)造多晶硅/金屬-絕緣體-多晶硅構(gòu)造金屬叉指構(gòu)造PN結(jié)電容MOS電容4.1.1電容器1．MOS電容器圖4.1為MOS電容構(gòu)造圖。MOS電容器的電容量為：式中，為薄氧化層厚度；A為薄氧化層上金屬電極的面積。在半導(dǎo)體一側(cè)的P型襯底上分散一層層，其目的是減小MOS串聯(lián)電阻以及防止外表出現(xiàn)耗盡層。從(4.1)式可知，要提高電容量可以經(jīng)過增大面積A和減小氧化層厚度兩個措施。MOS構(gòu)造電容平板電容和PN結(jié)電容都不一樣，MOS中心部分，即金屬-氧化物-半導(dǎo)體層構(gòu)造的電容具有獨特的性質(zhì)。它的電容-電壓特性取決于半導(dǎo)體外表的形狀。隨著柵極電壓的變化，外表可處于：積累區(qū)耗盡區(qū)反型區(qū)MOS構(gòu)造電容MOS電容(a)物理構(gòu)造(b)電容與Vgs的函數(shù)關(guān)系MOS構(gòu)造電容MOS動態(tài)柵極電容與柵極電壓的函數(shù)關(guān)系4.1.1電容器普通在與集成電路工藝兼容情況下，不能夠做得很薄。因此，提高電容量只能以增大面積作為代價。在集成電路中，制造一個30pF的電容器，所用MOS電容的面積相當(dāng)于幾十個晶體管的面積。舉例闡明：假設(shè)制造一個34.6pF的電容器需求的面積為105um，而一個小功率雙極晶體管所占面積約4×103um2。因此，一個34.6pF的電容器相當(dāng)于約25個晶體管的面積?？梢娫诩呻娐分幸@得一個容量較大約電容器相當(dāng)困難。4.1.1電容器PN結(jié)電容是利用PN結(jié)反向時的勢壘電容構(gòu)成一個電容器。圖4.2為一PN結(jié)電容的縱向和橫向構(gòu)造圖。單位面積的結(jié)電容如第2章所述可以表示為式中，為接觸電勢差；為梯度因子；為零偏壓時的電容量。PN結(jié)電容與雜質(zhì)濃度有關(guān)，假設(shè)思索雜質(zhì)的橫向分散，那么總的PN結(jié)面積為底面積加上4個側(cè)面積：，式中，W為正方形PN結(jié)分散區(qū)的邊長；為PN結(jié)結(jié)深。平板電容制造在砷化鎵半絕緣襯底上的MIM電容構(gòu)造：思索溫度系數(shù)時，電容的計算式為：平板電容電容模型等效電路：固有的自頻率：金屬叉指構(gòu)造電容4.1.2電阻器集成電路中的電阻是依托不同的摻雜層構(gòu)成的，主要分為分散電阻(包括離子注入摻雜電阻)和溝道電阻兩大類。不同的摻雜層和溝道層其電阻值的大小是不同的。假設(shè)有特殊需求時，也可以用不同電阻串的金屬或硅化物在半導(dǎo)體外表構(gòu)成薄膜電阻，或者用多晶硅摻雜構(gòu)成多晶硅電阻。不過，這樣構(gòu)成的電阻代價總比分散電阻高。因此，集成電路中最廣泛運用的還是分散電阻，多晶硅電阻在MOS集成電路中也經(jīng)常運用．在特殊的集成電路中，也會采用薄膜電阻。4.1.2電阻器集成電路中的電阻分為：無源電阻通常是合金資料或采用摻雜半導(dǎo)體制造的電阻有源電阻將晶體管進展適當(dāng)?shù)你暯雍推?，利用晶體管的不同的任務(wù)區(qū)所表現(xiàn)出來的不同的電阻特性來做電阻。4.1.2電阻器1．薄層電阻薄層電阻又俗稱方塊電阻，它是集成電路中廣泛運用的述語。薄層電阻定義為式中，和圖4.3所示電阻層的平均電阻串和電導(dǎo)率；為薄層的結(jié)深。假設(shè)電阻的長度為L，寬度為W，那么圖4.3中沿程度方向的電阻為(4.3)顯然，和是由工藝決議的。設(shè)計者可根據(jù)薄層電阻的大小，確定所設(shè)計電阻的長寬比(簡稱方數(shù))。薄層電阻的單位為。例如，對于一個典型的雙極集成電路工藝，基區(qū)分散的薄層電阻力2004.1.2電阻器合金薄膜電阻多晶硅薄膜電阻采用一些合金資料堆積在二氧化硅或其它介電資料外表，經(jīng)過光刻構(gòu)成電阻條。常用的合金資料有：〔1〕鉭〔Ta〕；〔2〕鎳鉻〔Ni-Cr〕；〔3〕氧化鋅SnO2；〔4〕鉻硅氧CrSiO。摻雜多晶硅薄膜也是一個很好的電阻資料，廣泛運用于硅基集成電路的制造。摻雜半導(dǎo)體電阻4.1.2電阻器不同摻雜濃度的半導(dǎo)體具有不同的電阻率，利用摻雜半導(dǎo)體的電阻特性，可以制造電路所需的電阻器。根據(jù)摻雜方式，可分為：離子注入電阻分散電阻對半導(dǎo)體進展熱分散摻雜而構(gòu)成的電阻離子注入方式構(gòu)成的電阻的阻值容易控制，精度較高。薄層電阻的幾何圖形設(shè)計常用的薄層電阻圖形普通電池采用窄條構(gòu)造，精度要求高的采用寬條構(gòu)造，小電阻采用直條型，大電阻采用折線型制造過程中相對誤差的引入材料最小值典型值最大值互連金屬0.050.070.1頂層金屬0.030.040.05多晶硅152030硅-金屬氧化物236擴散層1025100硅氧化物擴散2410N阱（或P阱）1k2k5k0.5-1.0mMOS工藝中作為導(dǎo)電層的典型的薄層電阻阻值單位:Ω/口薄層電阻端頭和拐角修正不同電阻條寬和端頭外形的端頭修正因子薄層電阻溫度系數(shù)電阻溫度系數(shù)TC是指溫度每升高1℃時，阻值相對變化量：在SPICE程序中,思索溫度系數(shù)時，電阻的計算公式修正為：薄層電阻射頻等效電路芯片上的薄層電阻的射頻雙端口等效電路：襯底電位與分布電容：

§6.3有源電阻有源電阻是指采用晶體管進展適當(dāng)?shù)你暯硬⑹蛊淙蝿?wù)在一定的形狀，利用它的直流導(dǎo)通電阻和交流電阻作為電路中的電阻元件運用。雙極型晶體管和MOS晶體管可以擔(dān)當(dāng)有源電阻。有源電阻MOS有源電阻及其I-V曲線直流電阻：交流電阻：Ron︱VGS=V＝有源電阻有源電阻的幾種方式：飽和區(qū)的NMOS有源電阻表示圖：4.1.2電阻器2．分散電阻器分散電阻分別為用熱分散和離子注入層構(gòu)成的電阻器，它是利用與集成電路兼容的分散層構(gòu)成的。例如采用雙極集成電路發(fā)射區(qū)分散和基區(qū)分散層構(gòu)成不同的電阻器，也可以直接利用外延層制造電阻器。圖4.4為幾種電阻器構(gòu)造。4.1.2電阻器從(4.2)式可句，假設(shè)，越小，可以使方塊電阻的阻值提高，這就是用溝道電阻(夾層電阻)制造大膽值的電阻器的根本思想。溝道電阻是利用兩層分散層之間的溝道來構(gòu)成電阻器。圖4.5為基區(qū)溝道電阻與外延層溝道電阻器的制造原理與平面幅員構(gòu)造。4.1.2電阻器從圖中可知，溝道電阻的大小不僅依賴于本分散層的電阻率，而且還依賴于兩層分散層之間的深度。由于分散結(jié)深難以準確控制，故溝道電阻的阻值也不易準確控制。因此在選用電阻類型時，一定要留意電阻對電路特性的敏感程度。精度要求高的電阻不能用溝道電阻來實現(xiàn)。表4.1為常用的幾種分散方塊電阻和溝道方塊電阻的大小、制造精度及溫度系數(shù)。表中表示溫度每升高一度時引起電阻值有百萬分之一的變化。4.1.2電阻器3．分散電阻的功耗限制分散電阻也和其他電阻一樣，有一個功耗限制問題，實驗闡明，對于TO或者扁平封裝，在室溫下，單位電阻面積所接受的最大功耗為這樣就對電阻的最小條寬和單位電阻條寬所允許的最大任務(wù)電流有一個限制。由于單位電阻面積的功耗為用替代，那么得單位電阻條寬度的最大任務(wù)電流為4.1.2電阻器可見，對于一定的封裝方式，只于薄層電阻有關(guān)，大時，?。恍r，就大。知道了值后，就可根據(jù)電路中電阻的任務(wù)電流來確定電阻條的最小寬度表4.2給出了不同所對應(yīng)的值。該當(dāng)指出，在數(shù)字集成電路中，由于是脈沖任務(wù)，因此表4.2中給出的單位電阻條寬的最大任務(wù)電流尚有較大的余量。4.1.2電阻器4．分散電阻的最小條寬經(jīng)過上述分析可以看到，分散電阻的最小條寬受三種要素限制：由幅員設(shè)計規(guī)那么所決議的最小分散寬度；由于工藝程度和分散電阻精度要求所決議的最小分散條寬；由電阻最大允許功耗所決議的最小分散條寬。顯然，在設(shè)計時應(yīng)取其中最大的一種。4.1.3集成電路中的電阻模型由于集成電路中的電阻是由各分散層構(gòu)成的，所以除了電阻本身的特性之外，還有一些反偏的PN結(jié)特性．這樣會帶來附加的電阻和電容，這些參數(shù)稱為寄生參數(shù)。例如一個根本分散電阻可以等效為圖4.6的總體模型。圖中的N端接電路的最高電位，其目的是防止電阻器的PN結(jié)正偏因此導(dǎo)致電阻器失效，s是襯底。由于基區(qū)PN結(jié)總是反偏的．那么可將圖(a)等效為圖(b)這樣的三個反偏二極管構(gòu)造，從而又得到圖(c)的等效模型。圖(c)是一個分布參數(shù)等效為集中參數(shù)的等效模型?！?.5電感集總電感可以有以下兩種方式：單匝線圈多匝螺旋型線圈多匝直角型線圈硅襯底上電感的射頻雙端口等效電路：

傳輸線電感單端口電感的另一種方法是運用長度l<l/4波長的短電傳輸線(微帶或共面波導(dǎo))或運用長度在l/4<l<l/2范圍內(nèi)的開路傳輸線。

兩種傳輸線類型的電感值計算如下：4.1.4互連線互連線是各種分立和集成電路的根本元件。有不少人對這一概念不甚明確?；ミB線的幅員設(shè)計是集成電路設(shè)計中的根本義務(wù)，在專門門陣列設(shè)計電路中甚至是獨一的義務(wù)?；ミB線設(shè)計中應(yīng)留意的事項對于各種互連線設(shè)計，應(yīng)該留意以下方面：為減少信號或電源引起的損耗及減少芯片面積，連線盡量短。為提高集成度，在傳輸電流非常微弱時(如MOS柵極)，大多數(shù)互連線應(yīng)以制造工藝提供的最小寬度來布線。互連線設(shè)計中應(yīng)留意的事項在銜接線傳輸大電流時，應(yīng)估計其電流容量并保管足夠裕量。制造工藝提供的多層金屬能有效地提高集成度。在微波和毫米波范圍，應(yīng)留意互連線的趨膚效應(yīng)和寄生參數(shù)。某些情況下，可有目的地利用互連線的寄生效應(yīng)。深亞微米階段的互連線技術(shù)CMOS工藝開展到深亞微米階段后，互連線的延遲曾經(jīng)超越邏輯門的延遲，成為時序分析的重要組成部分。這時應(yīng)采用鏈狀RC網(wǎng)絡(luò)、RLC網(wǎng)絡(luò)或進一步采用傳輸線來模擬互連線?；ミB線為了保證模型的準確性和信號的完好性，需求對互連線的幅員構(gòu)造加以約束和進展規(guī)整。4.1.4集成電路互連線集成電路的互連分為兩類：單片電路芯片上器件之間的互連以及電路芯片經(jīng)過管座或類似的底座與系統(tǒng)的互連，后一種互連是經(jīng)過引線鍵合工藝(第3章已表達)實現(xiàn)的。芯片上器件之間的互連目前大量采用的還是金屬鋁薄膜。通常依托蒸發(fā)的方式在硅片外表構(gòu)成均勻的薄膜，在反刻引線工藝后構(gòu)成集成電路互連線。鋁互連線的電阻與其他參數(shù)的關(guān)系為式中，為金屬膜電阻率；L為互連線長度；W為寬度，T為厚度。其薄層電阻。對于鋁來說，T的典型值為150nm，所以其。4.1.4集成電路互連線假設(shè)忽略邊緣效應(yīng)，金屬連線與硅之間單位長度的電容約為式中，為常數(shù)。假設(shè)氧化層厚度為，W為25um其單位長度的電容為0.0035PF/um。單位長度的電感量可表示為式中，為氧化層導(dǎo)磁率。同樣假設(shè)，W＝25um，那么。高頻時，假設(shè)磁場向硅中貫穿，其“趨膚〞深度為式中，為硅的電導(dǎo)率；為頻率。這樣，互連線單位鋁條的等效電阻所引起的功率損耗式中。為磁場的橫截向積；I為電流強度。大量實例闡明：當(dāng)器件的特征長度(如MOS溝道長度和雙極基區(qū)寬度進入深亞微米)小于0.3um，那么電路互連的信號損失和信號延遲約占總延遲和損失的75％以上。4.2雙極集成電路器件和電路設(shè)計4.2.1雙極晶體管的寄生參數(shù)4.2.2縱向構(gòu)造設(shè)計4.2.3橫向構(gòu)造設(shè)計4.2.4按比例減少原那么4.2.5雙極NPN晶體管及設(shè)計4.2.6雙極集成電路幅員設(shè)計4.2.7幅員設(shè)計實例4.2.1雙極晶體管的寄生參數(shù)圖4.7為單基極和單發(fā)射極條的NPN晶體管縱向和橫向(幅員)構(gòu)造。與集成晶體管有關(guān)的寄生效應(yīng)分為有源的和無源的兩大類。產(chǎn)生有源寄生效應(yīng)的緣由，或是由于隔離的需求而添加了PN結(jié)；或是由于給定的隔離區(qū)中幾個器件的接近而構(gòu)成不希望有的晶體管或二極管。利用四層非線性模型可以分析這些效應(yīng)。在襯底結(jié)和臨近PN結(jié)組成寄生晶體管的情形中，可將三維問題當(dāng)作幾個一維問題的組合來處置，而每個一維問題可用四層模廠型去分析。這種情形的一個例子。是橫向晶體管，它將在本章的后面加以討論。PN結(jié)的耗盡層電容以及器件的電極接觸與有源區(qū)之間的電阻都會引起無源寄生效應(yīng)，可以利用類似于處置分散電阻器的技巧加以處置。4.2.1雙極晶體管的寄生參數(shù)假設(shè)發(fā)射區(qū)引線孔窗口尺寸寬度為，長度為和最小套刻間距為，那么：發(fā)射區(qū)窗口長度，寬度是基區(qū)窗口長度，寬度，集電極引線孔長度，寬度。4.2.1雙極晶體管的寄生參數(shù)1．集電區(qū)電阻集成電路晶體管的集電極串聯(lián)電阻要比分立晶體管的大。的增大將影響晶體管的高頻性能和開關(guān)性能。尤其在數(shù)字電路中，的增大特使晶體管的飽和壓降增大，輸出低電平提高，所以，在數(shù)字電路中要特別留意降低。由于晶體管集電區(qū)本身外形很復(fù)雜，很難用一個簡單的模型來模擬它，也很難用分析和計算方法得到準確的數(shù)值，因此通常采用近似方法來估算的近似值，以便從中找出減小的一些方法。4.2.1雙極晶體管的寄生參數(shù)為了估算方便，把集電極電流流經(jīng)的區(qū)域分為五個部分，如圖4.7所示即為是長方體電阻，為外延層電阻率，其阻值為也是長方體電阻，其阻值為4.2.1雙極晶體管的寄生參數(shù)和是埋層區(qū)拐角處的體電阻。在區(qū)域Ⅱ，電流從垂直方向流進，程度方向流出。在區(qū)域Ⅳ，電流從程度方向流進，垂直方向流出。它等效為電流是程度流向時薄層電阻的1/3，因此，區(qū)域Ⅱ和Ⅳ的電阻分別為4.2.1雙極晶體管的寄生參數(shù)區(qū)域Ⅲ是梯形。電流從程度方向流進，程度方向流出，薄層電阻的寬度取兩邊的平均值，因此其阻值為總電阻為必需指出，在上面估算中，尚未計入隱埋層反分散、氧化時外延層厚度減薄等方面的影響，假設(shè)計入這些影響，值還應(yīng)小一些。4.2.1雙極晶體管的寄生參數(shù)由(4.15)式可知，要降低，可采取如下措施：采用低電阻率薄外延片，降低隱埋層薄層電阻。增大發(fā)射區(qū)、集電極引線孔的長度和面積，減少發(fā)射區(qū)與集電極之間的間隔等。如選用雙集電極構(gòu)造，其約為單集電極圖形的一半，采用帶有深集電極接觸的晶體管構(gòu)造，可使進一步減小，但這要添加一塊掩模并在基區(qū)分散前添加一次深分散。4.2.1雙極晶體管的寄生參數(shù)2．基區(qū)電阻基極接觸與發(fā)射區(qū)邊緣之間的基區(qū)電阻可用類似的方法處置。在這種情形中，電流途徑的長度是。而寬度是，那么基區(qū)電阻為式中，是基區(qū)分散的薄層電阻。和都不包括接觸電阻。接觸電阻與硅片外表的雜質(zhì)濃度有關(guān)，其數(shù)值通常小于和。4.2.1雙極晶體管的寄生參數(shù)3．電容我們利用計算分散電阻器底面和側(cè)壁寄生電容的方法來計算電容。發(fā)射結(jié)電容為集電結(jié)電容為如今假設(shè)假設(shè)外延層厚度為，那么基區(qū)分散窗口與隔離分散窗口的間隔必需是，而襯底電容為式中，分別為單位面積be面、bc面、be結(jié)側(cè)壁電容和襯底電容。晶體管寄生參數(shù)對器件特性有著一定的影響，是電路設(shè)計需求思索的要素。4.2.2縱向構(gòu)造設(shè)計1．集電區(qū)資料的選擇集電區(qū)資料主要選擇兩個參數(shù)，即：外延層摻雜濃度和外延層厚度。對于數(shù)字電路，主要思索集電區(qū)的外延層摻雜濃度(電阻率)對晶體管集電極串聯(lián)電阻的影響(直接影響低電平最高電位)；對模擬電路那么主要思索擊穿電壓的要求。對于模擬電路面言，由于所加外加電壓較高。因此，以思索擊穿電壓為主，假設(shè)假設(shè)集電結(jié)為單邊突變結(jié)，那么擊穿電壓為對于數(shù)字電路，首先根據(jù)電路原理，由低電平確定對的要求，然后結(jié)合幅員構(gòu)造，由確定外延層方塊電阻的大小，再確定。外延層厚度主要由集電結(jié)結(jié)深、集電結(jié)最大耗盡層寬度、襯底結(jié)雜質(zhì)反分散深度決議，它可表示為(4.21)式中為余量，是為防止資料和分散不均勻件設(shè)置的。同時，為提高器件二次擊穿耐壓量，往往也應(yīng)添加一點外延層厚度。4.2.2縱向構(gòu)造設(shè)計2．基區(qū)寬度Wb的選擇晶體管的基區(qū)寬度是縱向構(gòu)造中最重要的參數(shù)之一?；鶇^(qū)寬度的下限(最小寬度)由集電結(jié)擊穿時伸入基區(qū)側(cè)的集電結(jié)耗盡層寬度決議，即，為集電結(jié)擊穿電壓下，基區(qū)一側(cè)的耗盡層寬度。對于基區(qū)寬度的上限(最大)，根據(jù)不問晶體管的要求有以下原那么：(1)大功率管。由于寬基區(qū)晶體管構(gòu)造不易引起電流集邊效應(yīng)，故可盡量采用寬基區(qū)構(gòu)造；因此，可用大電流對的影響確定。(2)對于高額晶體管和微波晶體管，和是重要參數(shù)。顯然主要由決議，且越小，越高；但越小，會添加，又會使下降。因此，為了折中和，必需在減小的同時，采用多條基極構(gòu)造，減小。對于高頻晶體管可用的要求確定最大。(3)對于超晶體管可用基區(qū)輸運系數(shù)確定最大的要求。4.2.2縱向構(gòu)造設(shè)計3．發(fā)射結(jié)結(jié)深和集電結(jié)結(jié)深的選擇集成雙極晶體管的基區(qū)寬度。由于分散結(jié)深度存在不均勻性，當(dāng)選擇后，發(fā)射結(jié)結(jié)深的選擇將遭到一定的限制。越大，基區(qū)寬度不均勻景象越重。參數(shù)目的及其反復(fù)性下降。對于高頻晶體管，可選擇0.5-1um，對于微波晶體管，可選擇0.2-0.3um。對于低頻功率晶體管，可適中選擇大一些，這樣器件參數(shù)的反復(fù)性較好。普通的雙極集成電路，。4.2.2縱向構(gòu)造設(shè)計4．基區(qū)和發(fā)射區(qū)外表摻雜濃度的選擇基區(qū)和發(fā)射區(qū)的雜質(zhì)濃度及其分布情況主要影響晶體管發(fā)射效率、基極電阻和晶體管電流特性。為保證發(fā)射效率，要求發(fā)射區(qū)外表濃度應(yīng)比基區(qū)外表濃度高兩個數(shù)量級以上。但苦發(fā)射區(qū)外表濃度太高又會引起禁帶的變窄，應(yīng)同時留意這兩方面的影響。例如：分散工藝的發(fā)射區(qū)外表濃度為，基區(qū)外表濃度為。4.2.3橫向構(gòu)造設(shè)計橫向構(gòu)造設(shè)計的義務(wù)就是由器件參數(shù)目的要求，選擇管芯的平面幾何圖形及其有關(guān)尺寸。管芯的平面幾何圖形是由光刻決議的，所以橫向構(gòu)造設(shè)計就是光刻版的圖形構(gòu)造設(shè)計。同時思索晶體管高頻增益和功率特性，有式中，為高頻功率增益；為發(fā)射極周長與基區(qū)面積之比，稱為圖形優(yōu)值。越大意味著功率特性越好，同時集電極電容較小；為集電結(jié)耗盡層寬度；為發(fā)射結(jié)面積，為常數(shù)。4.2.3橫向構(gòu)造設(shè)計1．發(fā)射極有效周長的選擇發(fā)射極有效周長主要思索大電流時，電流集邊效應(yīng)對參數(shù)的影響，同時應(yīng)思索光刻精度影響(尤其對小功率管)。實驗證明，發(fā)射極最大電流與發(fā)射極有效周長的關(guān)系為對需用大電流的晶體管，可依托添加來防止下降。對于模擬電路選擇為0.04-0.16mA/um；對于數(shù)字電路，由于對電路的影響不大，故可選為0.16-0.4mA/um。例如：雙極模擬電路要求。取，那么要求等于100um。當(dāng)然，由(4.9)式，也與有關(guān)，增大，將減小。4.2.3橫向構(gòu)造設(shè)計2．幅員設(shè)計規(guī)那么幅員設(shè)計規(guī)那么主要規(guī)定了掩模版各層幾何圖形的寬度、間隔、重疊和兩個獨立的層間間隔等的最小允許值。有兩種常用規(guī)那么設(shè)計方式：微米設(shè)計規(guī)那么和設(shè)計規(guī)那么。4.2.4按比例減少原那么目前，按比例減少在MOS電路中運用較成熟，雙極電路雖有一定規(guī)律，但不如M05電路規(guī)范。因此，我們僅引見MOS電路的按比例減少原那么(本質(zhì)是按比例減少規(guī)律)。MOS的按比例減少原那么是指器件的橫向幅員尺寸減少，縱向尺寸減少后的各種器件和電路性能的變化。目前，有三種按比例減少原那么，即：恒定電場按比例減少原那么(簡稱CE原那么)；恒定電壓按比例減少原那么(簡稱CV原那么)和準恒定電壓按比例減少原那么(簡稱QCV原那么)。經(jīng)過實際分析可以得到，CE原那么的按比例減少規(guī)律如表4.3所示。4.2.4按比例減少原那么4.2.5雙極NPN晶體管及設(shè)計1．縱向PNP管〔襯底PNP管)縱向PNP管的構(gòu)造如圖4.9所示。PNP管的發(fā)射區(qū)是利用NPN管的基區(qū)兼容而成的，基區(qū)就是原來的外延層，集電區(qū)為集成電路的襯底(P型)，故又稱為襯底PNP管。由于其基區(qū)寬度為外延層厚度減NPN集電結(jié)深度，通?；鶇^(qū)寬度較大。因此，它的直流和交流特性不如NPN晶體管?？v向PNP管的各類特性計算方法與NPN管一樣，縱向PNP管雖然制造簡單，但運用時集電極必需接電路的最低電位。4.2.5雙極NPN晶體管及設(shè)計2．橫向PNP管橫向PNP管為集成電路中運用最為廣泛的NPN管，其特點是不要求集電極接最低電位點，運用靈敏方便，在模擬電路中廣泛用于恒流源、有源負載電路和與NPN管一同構(gòu)成各類互補構(gòu)造。橫向NPN管構(gòu)造如圖4.10所示。它的發(fā)射區(qū)和集電區(qū)都利用NPN管基區(qū)分散兼容而成的。4.2.6雙極集成電路幅員設(shè)計前面引見了雙極集成電路中無源和有源器件的分析和設(shè)計方法，假設(shè)幅員設(shè)計規(guī)那么采用微米設(shè)計規(guī)那么，在此根底上結(jié)出雙極集成電路設(shè)計方法。雙極集成電路設(shè)計方法和主要原那么如下。(a)雙極型晶體管有各種各樣的構(gòu)造，假設(shè)電流很大，就要求努力經(jīng)過不同構(gòu)造使電流均勻分布。這些構(gòu)造包括將一個集電極、基極和發(fā)射極分為多個電極，但這些電極必需用金屬電極銜接在一同，且集電極引線孔處要加分散，以保證金屬引線與集電極構(gòu)成歐姆接觸，只需一個共同的隱埋層。圖4.11為多極NPN管構(gòu)造圖。4.2.6雙極集成電路幅員設(shè)計(b)隔離墻可以公用。隔離墻應(yīng)接電路的最低電位，其寬度應(yīng)大于10um。(c)集電極連在一同的晶體管可以共用一個隔離阱，但必需用大隱埋層使集電區(qū)共用。沒有銜接關(guān)系的晶體管不能放在同一阱內(nèi)。因4.12為集電極銜接的兩個NPN管幅員構(gòu)造。(d)可以添加集電極和基極間的間隔，以便在布線時允許金屬線穿過晶體管。不允許金屬線在發(fā)射極和基極間穿過，否那么或其他特性都將受影響。4.2.6雙極集成電路幅員設(shè)計(e)假設(shè)要求兩晶體管參數(shù)一致，那么晶體管除設(shè)計尺寸和構(gòu)造一樣外，應(yīng)采用同一幅員取向。(f)金屬線可以橫跨電阻。(g)假設(shè)要求電阻精度高，那么電阻兩端頭應(yīng)放在兩非對稱方向，對稱方向受套刻誤差影響最大(如圖4.13所示)。(h)一切電阻可放在同一阱內(nèi)，用同一隱埋層；也可根據(jù)需求用多個阱放置電阻。為了消除寄生效應(yīng)，阱內(nèi)要加擴區(qū)(發(fā)射區(qū)分散)，并接最高電位。4.2.6雙極集成電路幅員設(shè)計(i)如不思索寄生效應(yīng)，電阻與晶體管可放置在同一阱中。(j)可以用發(fā)射區(qū)分散電阻作為連線〔磷橋〕，要求其寬度大于10um。(k)電阻假設(shè)出現(xiàn)拐角設(shè)計，拐角的等效方數(shù)為0.59。(l)金屬覆蓋應(yīng)該大于接觸孔，普通應(yīng)超越1-2um。(m)壓焊點應(yīng)放置在芯片的周圍，每個壓焊點邊長應(yīng)為80um以上，壓焊點之間間距應(yīng)大于50um，壓焊點至內(nèi)部金屬連線的最短間隔應(yīng)大于25um。有了以上13條規(guī)那么，可在電路圖、初始分布和連線圖根底上進展全定制幅員設(shè)計。4.2.7幅員設(shè)計實例圖4.14為8輸入端6管雙極TTL電路。綜合幅員設(shè)計方法和規(guī)那么，其具的設(shè)計步驟如下：1．確定工藝條件(a)利用P型硅襯底；電阻率。(b)埋層銻分散：方塊電阻。(c)外延層N型：電阻率，厚度為7-9um。(d)采用PN結(jié)隔離。(e)基區(qū)硼分散：方塊電阻，結(jié)深2.5-3um。(f)發(fā)射區(qū)磷分散：控制在20以上。4.2.7幅員設(shè)計實例4.2.7幅員設(shè)計實例2．圖形尺寸確定表4.5給出了幅員設(shè)計的微米規(guī)那么。幅員應(yīng)按照尺寸的要求設(shè)計。4.2.7幅員設(shè)計實例3．確定元器件尺寸根據(jù)電路構(gòu)造以及對元器件的要求，確定構(gòu)成幅員的元器件尺寸(a)晶體管電流的計算確定各晶體管的尺寸。(b)電阻圖形的設(shè)計。(c)輸入箝位二極管的圖形構(gòu)造設(shè)計。4.2.7幅員設(shè)計實例4．畫出規(guī)劃草圖根據(jù)電路構(gòu)造、元器件的尺寸以及管腳的陳列畫出元件規(guī)劃草圖，如圖4.16所示．圖中虛線表示隔離區(qū)邊境限。4.2.7幅員設(shè)計實例5．繪制總圖該TTL電路的總圖如圖4.17所示，元器件的詳細外形和大小都己明確表示出來。有關(guān)模擬電路的設(shè)計過程也與上述一樣。4.3MOS集成器件和電路設(shè)計目前，在MOS集成電路中，邏輯電路占絕大部分。由于MOS器件在數(shù)字電路中特點突出，在LSI和VLSI中，MOS集成電路的位置是非常顯著的。本書論述MOS集成電路的設(shè)計方法和原那么。4.3.1硅柵CMOS器件CMOS是互補MOS器件的簡稱，它是由NMOS和PMOS管構(gòu)成根本單元電路，該電路的最大優(yōu)點是功耗低。CMOS反相器電路和構(gòu)造如圖4.18所爾，其工藝已在第3章引見。圖4.19給出了N阱硅柵CMOS工藝和幅員的流程對照，它共需求七塊光刻掩模版，分別為：N阱分散或注入(圖4.19(a))、光刻有源區(qū)(圖4.19(b))、多品硅圖形光刻(圖4.19(c))、源漏區(qū)分散(圖4.19(d))、分散或離子注入(圖4.19(e))、引線孔光刻(圖4.19(f))和鋁引線光刻(圖4.19(8))。有時，經(jīng)常征外引線上加蓋一層鈍化膜對器件起維護作用，這時還需求一塊掩模版進展壓焊點光刻(僅僅將壓焊點刻蝕出來)。4.3.1硅柵CMOS器件4.3.1硅柵CMOS器件4.3.1硅柵CMOS器件4.3.1硅柵CMOS器件4.3.2寄生電阻MOS集成電路中的寄生電阻主要來自兩個方面：一個是摻雜區(qū)的體電阻和引線孔接觸電阻；另一個是各種引線的體電阻。這些寄生電阻影響了集成電路的正常性能目的，所以在幅員設(shè)計時要加以思索。尤其在高速VLSI設(shè)計中，引線的寄生電阻和寄生電容曾經(jīng)成為不可忽略的要素。在硅柵MOS電路中，要用到鋁線、多晶硅連線和分散連線三重布線，它們的主要性質(zhì)列于表4.8，可見，鋁線電流容量最大，電阻最小，因此在電路的相互銜接上盡能夠采用鋁線，特別是電源線和地線。電源線和采用程度鋁線，盡量不交叉，如必需交叉時需用短而粗的多品硅線。各類互連線引起寄生電容也列于表4.8中(設(shè)寬度均為10um)。分散條連線由于其電容較大，漏電流也較大，所以盡量少用，當(dāng)必需采用時，分散條只能用于短連線。4.3.2寄生電阻4.3.3寄生電容寄生電容會影響MOS系統(tǒng)的開關(guān)速度，這些寄生電容來自與MOS管相關(guān)聯(lián)的電容以及金屑、多晶、和分散電阻等構(gòu)成的互連線的寄生電容，一個CMOS邏輯門的輸出端總的負載電容包括：(a)柵電容：接到輸出端的后級各個輸入門的柵極上。(b)分散電容：接到輸出端的漏極。(c)布線電容：輸出和其他輸入之間的互連線。了解分布性負載電容的來源及變化規(guī)律，對設(shè)計無疑是必要的。4.3.4幅員設(shè)計實例1．幅員設(shè)計步驟(1)確定最小單元電路根據(jù)所設(shè)計電路的特點，將最小的單元電路確定下來，例如：以CMOS為構(gòu)造的大規(guī)模電路，最小單元電路可以是CMOS倒相器，也可以是門電路．甚至最小單元可以是以門電路構(gòu)成的存儲器。所謂最小單元就是構(gòu)成該電路的根本反復(fù)單元。當(dāng)然有時在電路設(shè)計時，最小根本單元可確定為多個，而且多個根本單元的規(guī)模和方式也可以完全不同。(2)選擇圖形尺寸選擇圖形尺寸主要思索兩方面的限制，即MOS的工藝程度和電學(xué)特性限制。工藝限制包括：制版精度、光刻精度、分散程度等等；電學(xué)限制為：源揭穿通擊穿電壓、鋁線的最大電流密度、PN結(jié)耗盡區(qū)反偏時的擴展以及寄生電容等等引起的最小尺寸限制，從而確定設(shè)計規(guī)那么的選擇。4.3.4幅員設(shè)計實例(3)畫出幅員草圖(4)按照尺寸比例繪制正式圖(5)按規(guī)那么檢查幅員需求提出的是：幅員繪制成以后，要嚴厲、反復(fù)檢查，在運用ICCAD軟件設(shè)計時．應(yīng)進展DRC、ERC和幅員參數(shù)提取后的仿真，才干正式制版。另外在所設(shè)計的電路幅員之外．應(yīng)該加上一些供測試用的樣管、樣阻和對版標志等，以便未來電路消費出來以后，用這些樣管進展測試，檢查經(jīng)過消費工藝以后，器件特性能否滿足設(shè)計目的。4.3.4幅員設(shè)計實例2．幅員設(shè)計實例用CMOS電路分別實現(xiàn)二輸入或非門和二輸入與非門，其電路圖分別如圖4.21(a)、(b)所示。由電路圖可以看出，二輸入與非門：兩個N管為串聯(lián)，兩個P管為并聯(lián)，二輸入或非門：兩個P管為串聯(lián)，兩個N管為并聯(lián)。假設(shè)電路開關(guān)特性要求對稱，即：上升時間等于下降時間，那么幅員構(gòu)造是不對稱的。通常稱為有比例的幅員設(shè)計。4.3.4幅員設(shè)計實例對于并聯(lián)的M