計(jì)算機(jī)組成原理(下)

第6章總線系統(tǒng)

6.1選擇題

1.計(jì)算機(jī)使用這解優(yōu)點(diǎn)是便于實(shí)現(xiàn)積木化，同時(shí)

A.減少了信息傳輸量B.提新了信息傳輸?shù)乃俣?/p>

C.減少了信息傳輸線的條數(shù)，

2.在集中式總線仲裁中立式響應(yīng)時(shí)間最快旦方式對(duì)電路故障最敏感。

A.菊花鏈方式B.獨(dú)立請(qǐng)求方式c.計(jì)數(shù)器定時(shí)查詢(xún)方式

3.系統(tǒng)總線中地址線的功用是

A.用于選擇主存單元

B.用于選擇進(jìn)行信息傳輸?shù)脑O(shè)備

C.用于指定主存單元和I/O設(shè)備接口電路的地址

D.用于傳送主存物理地址和邏輯地址

4.數(shù)據(jù)總線的寬度由總線的定義。

A.物理特性B.功能特性C.電氣特性D.時(shí)間特性

5.在單機(jī)系統(tǒng)中,三總線結(jié)構(gòu)的計(jì)算機(jī)的總線系統(tǒng)由組成。

A.系統(tǒng)總線、內(nèi)存總線和I/O總線B.數(shù)據(jù)總線、地址總線和控制總線

C.內(nèi)部總線、系統(tǒng)總線和I/O總線D.ISA總線、VESA總線和PCI總線

6.從總線的利用率來(lái)看一①的效率最低;從整個(gè)系統(tǒng)的吞吐量來(lái)看包的效率最高。

A.單總線結(jié)構(gòu)B.雙總線結(jié)構(gòu)C.三總線結(jié)構(gòu)

7.下列陳述中不正確的是

A.在雙總線系統(tǒng)中，訪存操作和輸入/輸出操作各有不同的指令

B.系統(tǒng)吞吐量主要取決于主存的存取周期

C.總線的功能特性定義每一根線上的信號(hào)的傳遞方向及有效電平范圍

D.早期的總線結(jié)構(gòu)以CPU為核心，而在當(dāng)代的總線系統(tǒng)中，由總線控制器完成多個(gè)總線請(qǐng)求

者之間的協(xié)調(diào)與仲裁

8.一個(gè)適配器必須有兩個(gè)接口：一是和系統(tǒng)總線的接口,CPU和重配器的數(shù)據(jù)交換是色，方

式;二是和外設(shè)的接口，適配器和外設(shè)的數(shù)據(jù)交換是&_方式。

A.并行B.串行C.并行或串行D.分時(shí)傳送

9.下列陳述中不正確的是

A.總線結(jié)構(gòu)傳送方式可以提高數(shù)據(jù)的傳輸速度

B.與獨(dú)立請(qǐng)求方式相比，鏈?zhǔn)讲樵?xún)方式對(duì)電路的故障更敏感

C.PCI總線采用同步時(shí)序協(xié)議和集中式仲裁策略

D.總線的帶寬是總線本身所能達(dá)到的最高傳輸速率

10.在的計(jì)算機(jī)系統(tǒng)中，外設(shè)可以和主存儲(chǔ)器單元統(tǒng)一編址，因此可以不使用I/O指令。

A.單總線B.雙總線C.三總線D.多種總線

11.以RS-232為接口，進(jìn)行7位ASCII碼字符傳送，帶有一位奇校驗(yàn)位和兩位停止位，當(dāng)渡特率

為9600波特時(shí)，字符傳送率為

A.960B.873C.1371D.480

12.下列各項(xiàng)是同步傳輸?shù)奶攸c(diǎn)。

A.需要應(yīng)答信號(hào)B.各部件的存取時(shí)間比較接近

C.總線長(zhǎng)度較長(zhǎng)D.總線周期長(zhǎng)度可變

13.計(jì)算機(jī)系統(tǒng)的輸入輸出接口是之間的交接界面。

A.CPU與存儲(chǔ)器B.主機(jī)與外圍設(shè)備

C.存儲(chǔ)器與外圍設(shè)備D.CPU與系統(tǒng)總線

14.下列各種情況中，應(yīng)采用異步傳輸方式的是

A.I/O接口與打印機(jī)交換信息B.CPU與存儲(chǔ)器交換信息

C.CPU與I/O接口交換信息D.CPU與PC1總線交換信息

15.描述當(dāng)代流行總線結(jié)構(gòu)基本概念中,正確的句子是

A.當(dāng)代流行的總線結(jié)構(gòu)不是標(biāo)準(zhǔn)總線

B.當(dāng)代總線結(jié)構(gòu)中,CPU和它私有的cache一起作為一個(gè)模塊與總線相連

C.系統(tǒng)中只允許有一個(gè)這樣的CPU模塊

16.描述PCI總線基本概念中,正確的句子是

A.PCI總線是一個(gè)與處理器無(wú)關(guān)的高速外圍總線

B.PCI總線的基本傳輸機(jī)制是猝發(fā)式傳送

C.PCI設(shè)備一定是主設(shè)備

D.系統(tǒng)中允許只有一條PCI總線

17.描述PCI總線基本概念中，不正確的句子是

A.HOST總線不僅連接主存，還可以連接多個(gè)CPU

B.PCI總線體系中有三種橋，它們都是PCI設(shè)備

C.以橋連接實(shí)現(xiàn)的PCI總線結(jié)構(gòu)不允許多條總線并行工作

D.橋的作用可使有的存取都按CPU的需要出現(xiàn)在總線上

18.描述Futurebus+總線基本概念中，不正確的句子是

A.Futurebus+是一個(gè)高性能的同步總線標(biāo)準(zhǔn)

B.基本上是一個(gè)異步數(shù)據(jù)定時(shí)協(xié)議

C.它是一個(gè)與結(jié)構(gòu)、處理器、技術(shù)有關(guān)的開(kāi)發(fā)標(biāo)準(zhǔn)

D.數(shù)據(jù)線的規(guī)模在32位、64位、128位、256位中動(dòng)態(tài)可變

19.以下描述的基本概念中，不正確的句子是

A.PCI總線不是層次總線

B.PCI總線采用異步時(shí)序協(xié)議和分布式仲裁策略

C.Futurebus+總線能支持64位地址

0.Futurebus+適合于高成本的較大規(guī)模計(jì)算機(jī)系統(tǒng)

參考答案：

1.C2.①B②A3.C4.B5.A6.①C②C7.C8.①A②C9.A

10.All.AI2.B13.B14.A15.B16.A,B17.C18.A,C

19.A,B

6.2分析題

1.①某總線在一個(gè)總線周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一個(gè)總線周期等于一個(gè)總線時(shí)

鐘周期，總線時(shí)鐘頻率為33MHz,求總線帶寬是多少？

②如果一個(gè)總線周期中并行傳送64位數(shù)據(jù)，總線時(shí)鐘頻率升為66MHz，求總線帶寬是多少？

③分析哪些因素影響帶寬？

【解KD設(shè)總線帶寬用Dr表示，總線時(shí)鐘周期用T=l/f表示，一個(gè)總線周期傳送的數(shù)據(jù)量用D

表示，根據(jù)定義可得：-

Dr=D/T=DXl/T=DXf=4BX33X10A6/s=132MB/s

②因?yàn)?4位=8B,所以

Dr=DXf=8BX66X10A6/s=528MB/s

③總線帶寬是總線能提供的數(shù)據(jù)傳送速率，通常用每秒鐘傳送信息的字節(jié)數(shù)(或位數(shù))來(lái)表示。

影響總線帶寬的主要因素有：總線寬度、傳送距離、總線發(fā)送和接收電路工作頻率限制以及

數(shù)據(jù)傳送形式。

2.單機(jī)系統(tǒng)中采用的總線結(jié)構(gòu)有三種基本類(lèi)型。請(qǐng)分析這三種總線結(jié)構(gòu)的特點(diǎn)。

【解】根據(jù)連接方式的不同，單機(jī)系統(tǒng)中采用的總線結(jié)構(gòu)有以下三種基本類(lèi)型：

①單總線結(jié)構(gòu)。它是用一組總線連接整個(gè)計(jì)算機(jī)系統(tǒng)的各大功能部件，各大部件之問(wèn)的所有

的信息傳送都通過(guò)這組總線。其結(jié)構(gòu)如圖6.1(a)所示。單總線的優(yōu)點(diǎn)是允許I/O設(shè)備之間或

I/O設(shè)備與內(nèi)存之間直接交換信息，只需CPU分配總線使用權(quán),不需要CPU干預(yù)信息的交換。

所以總線資源是由各大功能部件分時(shí)共享的。單總線的缺點(diǎn)是由于全部系統(tǒng)部件都連接在一

組總線上，所以總線的負(fù)載很重，可能使其吞吐量達(dá)到飽和甚至不能勝任的程度。

②三總線結(jié)構(gòu)。即在計(jì)算機(jī)系統(tǒng)各部件之間采用三條各自獨(dú)立的總線來(lái)構(gòu)成信息通路。這三

條總線是:主存總線，輸入/輸出(I/O)總線和直接內(nèi)存訪問(wèn)(DMA)總線，如圖6.1(b)所示。主存總

線用于CPU和主存之問(wèn)傳送地址、數(shù)據(jù)和控制信息;I/O總線供CPU和各類(lèi)外設(shè)之間通訊用;

DMA總線使主存和高速外設(shè)之間直接傳送數(shù)據(jù)。一般來(lái)說(shuō)，在三總線系統(tǒng)中，任一時(shí)刻只使

用一種總線。

③雙總線結(jié)構(gòu)。它有兩條總線，一條是系統(tǒng)總線，用于CPU、主存和通道之間進(jìn)行數(shù)據(jù)傳送；

另一條是I/O總線，用于多個(gè)外圍設(shè)備與通道之間進(jìn)行數(shù)據(jù)傳送。其結(jié)構(gòu)如圖6.1(c)所示。

雙總線結(jié)構(gòu)中，通道是計(jì)算機(jī)系統(tǒng)中的一個(gè)獨(dú)立部件，使CPU的效率大為提高，并可以實(shí)

現(xiàn)形式多樣而更為復(fù)雜的數(shù)據(jù)傳送。雙總線的優(yōu)點(diǎn)是以增加通道這一設(shè)備為代價(jià)的，通道實(shí)

際上是一臺(tái)具有特殊功能的處理器，所以雙總線通常在大型計(jì)算機(jī)或服務(wù)器中采用。

3.分析圖6.2所示電路的基本原理，說(shuō)明它屬于哪種總線仲裁方式，并說(shuō)明這種總線方式的優(yōu)

缺點(diǎn)。

【解】這種電路中，除數(shù)據(jù)總線D和地址總線A外,在控制總線中有三根線用于總線使用權(quán)的

分配：

BS:表示總線忙閑狀態(tài)，當(dāng)其有效時(shí)，表示總線正被某外設(shè)使用。

BR:總線請(qǐng)求線，當(dāng)其有效時(shí)，表示至少有一個(gè)外設(shè)要求使用總線。

BG:總線授權(quán)線，當(dāng)其有效時(shí)，表示總線仲裁部件響應(yīng)總線請(qǐng)求（BR）。

總線授權(quán)信號(hào)（BG）是串行地從一個(gè)I/O接口送到下一個(gè)I/O接口，如果BG達(dá)到的接口無(wú)總線

請(qǐng)求,則繼續(xù)往下傳，如果BG到達(dá)的接口有總線請(qǐng)求，BG信號(hào)便不再往下傳。這意味著該I/O

接口獲得了總線使用權(quán)。BG信號(hào)線就像一條鏈一樣串聯(lián)所有的設(shè)備接口，故這種總線仲裁

方式稱(chēng)為鏈?zhǔn)讲樵?xún)方式。在查詢(xún)鏈中，離總線仲裁器最近的設(shè)備具有最高優(yōu)先權(quán)，離總線仲

裁器越遠(yuǎn)的設(shè)備，優(yōu)先權(quán)越低。

鏈?zhǔn)讲樵?xún)方式的優(yōu)點(diǎn)是:只用很少幾根線就能按一定優(yōu)先次序?qū)崿F(xiàn)總線請(qǐng)求仲裁，并且這種鏈

式結(jié)構(gòu)很容易擴(kuò)充設(shè)備。其缺點(diǎn)是:對(duì)詢(xún)間鏈的電路故障很敏感，如果第i個(gè)設(shè)備的接口中有

關(guān)鏈的電路有故障，那么，第i個(gè)設(shè)備以后的設(shè)備都不能進(jìn)行工作。另外，查詢(xún)鏈的優(yōu)先級(jí)

是固定的；如果優(yōu)先級(jí)高的設(shè)備出現(xiàn)頻繁的請(qǐng)求，優(yōu)先級(jí)較低的設(shè)備就可能長(zhǎng)期不能使用總

線。

4.分析圖6.3所示電路的基本原理，說(shuō)明它屬于哪種總線仲裁方式，并說(shuō)明這種總線仲裁方式

的優(yōu)缺點(diǎn)。

【解】這是屬于獨(dú)立請(qǐng)求總線仲裁方式，其工作原理如下：

每一個(gè)共享總線的設(shè)備均有一對(duì)“總線請(qǐng)求”（BR）和“總線授權(quán)”（BG）線。當(dāng)設(shè)備要求使用

總線時(shí)，便發(fā)出“總線請(qǐng)求”信號(hào)，總線控制部件中一般有一個(gè)排隊(duì)電路，根據(jù)一定的優(yōu)先

次序決定首先響應(yīng)哪個(gè)設(shè)備的請(qǐng)求，當(dāng)請(qǐng)求的設(shè)備排上隊(duì)，便收到“總線授權(quán)”（BG）信號(hào)，從

而可以使用總線。

獨(dú)立請(qǐng)求方式的優(yōu)點(diǎn)是:響應(yīng)時(shí)間快，對(duì)優(yōu)先次序的控制也是相當(dāng)靈活的，它可以預(yù)先固定，

也可以通過(guò)程序來(lái)改變優(yōu)先次序，并且可以在必要時(shí)屏蔽某些設(shè)備的請(qǐng)求。缺點(diǎn)是:控制線

數(shù)量多，為控制n個(gè)設(shè)備，必須有2n根“總線請(qǐng)求”和“總線授權(quán)”線，相比之下鏈?zhǔn)讲?/p>

詢(xún)方式只需2根，計(jì)數(shù)器定時(shí)查詢(xún)方式只需約log2n根；另外，總線仲裁器也要復(fù)雜得多。

5.分析總線寬度對(duì)系統(tǒng)性能的影響。

【解】總線需要有發(fā)送電路、接收電路、傳輸線（導(dǎo)線或電纜）、轉(zhuǎn)接器（轉(zhuǎn)換插頭等）和電源

等。這部分比起邏輯線路的成本要高得多，而且轉(zhuǎn)接器占去了系統(tǒng)中相當(dāng)大的物理空間，往

往是系統(tǒng)中不可靠的部分?？偩€的寬度越寬，相應(yīng)的線數(shù)越多,則成本越高、干擾越大、可靠

性越低、占用的物理空間也越大，當(dāng)然傳送速度和吞吐率也越高。此外，總線的長(zhǎng)度越長(zhǎng),

成本就越高；干擾越大，可靠性越低。為此，越是長(zhǎng)的總線，其寬度就應(yīng)盡可能減小。減小

總線寬度的方法可采用線的組合、串/并行轉(zhuǎn)換和編碼技術(shù)。當(dāng)然減少總線寬度應(yīng)滿(mǎn)足性能

要求以及與所用通信類(lèi)型和速率相適應(yīng)為前提。

6.何謂“總線仲裁”？一般采用何種策略進(jìn)行仲裁，簡(jiǎn)要說(shuō)明它們的應(yīng)用環(huán)境。

【解】連接到總線上的功能模塊有主動(dòng)和被動(dòng)兩種形態(tài)。主方可以啟動(dòng)一個(gè)總線周期，而

從方只能響應(yīng)主方的請(qǐng)求。每次總線操作，只能有一個(gè)主方占用總線控制權(quán)，但同一時(shí)間里

可以有一個(gè)或多個(gè)從方。

除CPU模塊外，I/O功能模塊也可提出總線請(qǐng)求。為了解決多個(gè)主設(shè)備同時(shí)競(jìng)爭(zhēng)總線控制

權(quán)，必須具有總線仲裁部件，以某種方式選擇其中一個(gè)主設(shè)備作為總線的下一次主方。

一般來(lái)說(shuō)，采用優(yōu)先級(jí)或公平策略進(jìn)行仲裁。在多處理器系統(tǒng)中，對(duì)CPU模塊的總線請(qǐng)求

采用公平原則處理，而對(duì)I/O模塊的總線請(qǐng)求采用優(yōu)先級(jí)策略。

7.比技同步定時(shí)與異步定時(shí)的優(yōu)缺點(diǎn)。

【解】同步定時(shí)協(xié)議采用公用時(shí)鐘，具有較高的傳輸效率。但由于同步總線必須按最慢的

模塊來(lái)設(shè)計(jì)公共時(shí)鐘，當(dāng)各功能模塊存取時(shí)同相差很大時(shí)，會(huì)大大損失總線效率。

異步定時(shí)的優(yōu)點(diǎn)是總線周期長(zhǎng)度可變，不把響應(yīng)時(shí)間強(qiáng)加到功能模塊上，因面允許快速和慢

速的功能模塊都能連接到同一總線上。但缺點(diǎn)是:總線復(fù)雜，成本較高。

8.圖6.4(a)是某種計(jì)算機(jī)總線定時(shí)時(shí)序圖，請(qǐng)判斷它是哪種定時(shí)方式的時(shí)序圖，并分析其控制

過(guò)程，同時(shí)用細(xì)線標(biāo)出信號(hào)的相互作用關(guān)系。

總段請(qǐng)求BR

，底間;ftBG,

設(shè)備同替SACK

BUSY

1____j

(a)

【解】題目給定的總線定時(shí)時(shí)序圖中，沒(méi)有同步時(shí)鐘信號(hào)，而且有總線請(qǐng)求，總線授權(quán)和設(shè)

備回答信號(hào)，所以，必定是異步雙向全互鎖總線控制方式。其控制過(guò)程如下：

①當(dāng)某個(gè)設(shè)備請(qǐng)求使用總線時(shí).，在該設(shè)備所屬的請(qǐng)求線上發(fā)出信號(hào)BRi。

②CPU根據(jù)優(yōu)先原則授權(quán)后以BGi回答。

③設(shè)備收到BGi有效信號(hào)，下降自己的BRi信息(使無(wú)效)，并上升SACK信號(hào)證實(shí)已收到BGi

信號(hào)。

④CPU接到SACK信號(hào)后，下降BGi作為回答。

⑤在BBSY為“0”的情況下，該設(shè)備上升BBSY表示設(shè)備獲得了總線控制權(quán)，成為控制總線

的主設(shè)備。

⑥在設(shè)備用完總線以后，下降BBSY和SACK,即釋放總線。

⑦在上述選擇主設(shè)備的過(guò)程中，現(xiàn)行的主從設(shè)備可能正在講行傳送，在此情況下，需要等待

現(xiàn)行傳送結(jié)束，現(xiàn)行主設(shè)備下降BBSY信號(hào)后，新的主設(shè)備才能上升BBSY,獲得總線控制權(quán)。

過(guò)程①~⑦以及各信號(hào)的相互作用關(guān)系如圖6.4(b)所示。

8.圖6.5(a)是有四個(gè)部件(控制器)共享總線的、分布式同步SBI總線定時(shí)示意圖，每個(gè)控制器

對(duì)應(yīng)一根數(shù)據(jù)傳送請(qǐng)求線TR,其優(yōu)先權(quán)次序是TRO最高，TR3最低；這四條線又都接到各

個(gè)控制器，每個(gè)控制器內(nèi)部有一個(gè)自己是否可用總線的判別電路。公共時(shí)鐘信號(hào)的周期為T(mén),

每個(gè)周期可完成一個(gè)數(shù)據(jù)傳送。

終

終

,嫡

TR

四

匹

配~nC

配

n-m

控制AH控制器I控瓶H2控制in

(1)敘述某個(gè)控制器要求使用SBI總線進(jìn)行數(shù)據(jù)傳送的實(shí)現(xiàn)過(guò)程。

(2)圖6.6(b)是圖6.6(a)系統(tǒng)的一個(gè)數(shù)據(jù)傳送序列的時(shí)序圖，試分析其總線控制過(guò)程。

【解】(1)某個(gè)控制器要求使用SBI總線進(jìn)行數(shù)據(jù)傳送的步驟如下：

①控制器在決定要進(jìn)行數(shù)據(jù)傳送的下一個(gè)周期T,在本設(shè)備對(duì)應(yīng)的請(qǐng)求線上發(fā)出TR信號(hào)。

②在該周期末尾判斷優(yōu)先權(quán)更高的TR線狀態(tài)。

③如果沒(méi)有更高的TR請(qǐng)求,則撤掉本身的TR請(qǐng)求，在下一周期進(jìn)行數(shù)據(jù)傳送;如果有更高的

TR請(qǐng)求，則不撤掉本身的TR請(qǐng)求，繼續(xù)做步驟②。

⑵圖6.5(b)的時(shí)序圖表示一個(gè)有三個(gè)設(shè)備先后控制總線,且設(shè)備2連續(xù)傳送兩個(gè)數(shù)據(jù)的數(shù)傳

序列。三個(gè)設(shè)備(控制器)控制總線的過(guò)程如下：

①控制器3在T1周期發(fā)總線請(qǐng)求TR3,控制器1和控制器2在T2周期發(fā)總線請(qǐng)求TR1,和

TR2。

②在T1結(jié)束時(shí)，控制器3的判別電路識(shí)別沒(méi)有優(yōu)先權(quán)更高的TR請(qǐng)求，因而撤掉TR3,在

T2周期進(jìn)行數(shù)據(jù)傳送。

③在T2結(jié)束時(shí)，控制器2識(shí)別TR1是高的，所以繼續(xù)保持TR2為高，等待傳送機(jī)會(huì);而控制

器1識(shí)別沒(méi)有更高級(jí)的請(qǐng)求，故撇去TR1,在T3周期進(jìn)行數(shù)據(jù)傳送。

④在T3結(jié)束時(shí)，控制器2識(shí)別沒(méi)有更高級(jí)的請(qǐng)求，便撇掉TR2,在T4周期進(jìn)行數(shù)據(jù)傳送。

⑤控制器2希望速續(xù)傳送兩個(gè)數(shù)據(jù)，所以在T4周期傳送數(shù)據(jù)的同時(shí)，升高TRO以占用T5

周期傳送第二個(gè)數(shù)據(jù)，因?yàn)門(mén)RO具有最高優(yōu)先權(quán)。

圖6.5(a)中，控制器4沒(méi)有TR4信號(hào)，這是因?yàn)樗膬?yōu)先級(jí)最低，其他控制器不必獲得TR4

信號(hào)，控制器4傳送數(shù)據(jù)前不需要發(fā)請(qǐng)求信號(hào)，在沒(méi)有任何TR請(qǐng)求的下一周期使可傳送數(shù)

據(jù)。TRO不固定分配給任何控制器，只給需連續(xù)傳送數(shù)據(jù)(并已獲得總線控制制權(quán))的控制器

用?

9.圖6.6為某單總線微機(jī)系統(tǒng)的數(shù)據(jù)輸入時(shí)序圖，請(qǐng)說(shuō)明其傳送過(guò)程。

(3)(6)

蚪線0「________

地址線d1______________

控.線一面~_________________

主同步MSYN”0mL..弋_______________

從同步SSYNV]________

圖6,6

【解】圖6.6是數(shù)據(jù)由從設(shè)備到主設(shè)備的傳送時(shí)序圖。首先主設(shè)備在地址總線上發(fā)出從設(shè)

備地址，在控制線上發(fā)出讀信號(hào)如圖中(1)(此處讀表示數(shù)據(jù)由從設(shè)備到主設(shè)備，一般指數(shù)據(jù)

從內(nèi)存到CPU和其他的I/O設(shè)備，而寫(xiě)命令則表示相反的過(guò)程)。在延遲一段時(shí)間(此處是

150ns，用于信號(hào)畸變和設(shè)備地址譯碼)后，主設(shè)備發(fā)出主同步信號(hào)MSYN如圖中(2)。從設(shè)備

接到MSYN后，開(kāi)始讀操作，并將讀出的數(shù)據(jù)送到數(shù)據(jù)總線上，同時(shí)發(fā)從同步信號(hào)SSYN如圖中

(3)。主設(shè)備接到SSYN后，延遲一段時(shí)間后選通數(shù)據(jù)，并清除MSYN即圖中⑷;再等待75ns

后清除地址線和控制線即圖中(5)。從設(shè)備接到MSYN下降信號(hào)后,清除數(shù)據(jù)線和SSYN即圖

中⑹，于是這一次數(shù)據(jù)傳送結(jié)束。

11.計(jì)算機(jī)系統(tǒng)采用“面向總線”的形式有何優(yōu)點(diǎn)？

【解】面向總線結(jié)構(gòu)形式的優(yōu)點(diǎn)主要有：

①簡(jiǎn)化了硬件的設(shè)計(jì)。從硬件的角度看,面向總線結(jié)構(gòu)是由總線接口代替了專(zhuān)門(mén)的I/O接口,

由總線規(guī)范給出了傳輸線和信號(hào)的規(guī)定,并對(duì)存儲(chǔ)器、I/O設(shè)備和CPU如何掛在總線上都作

了具體的規(guī)定，所以，面向總線的微型計(jì)算機(jī)設(shè)計(jì)只要按照這些規(guī)定制作CPU插件、存儲(chǔ)器插

件以及I/O插件等，將它們連入總線即可工作，而不必考慮總線的詳細(xì)操作。

②簡(jiǎn)化了系統(tǒng)結(jié)構(gòu)。整個(gè)系統(tǒng)結(jié)構(gòu)清晰,連線少，底板連線可以印刷化。

③系統(tǒng)擴(kuò)充性好。一是規(guī)模擴(kuò)充，二是功能擴(kuò)充。規(guī)模擴(kuò)充僅僅需要多插一些同類(lèi)型的插

件;功能擴(kuò)充僅僅需要按總線標(biāo)準(zhǔn)設(shè)計(jì)一些新插件。插件插入機(jī)器的位置往往沒(méi)有嚴(yán)格的限

制。這就使系統(tǒng)擴(kuò)系既簡(jiǎn)單又快速可靠，而且也便于查錯(cuò)。

④系統(tǒng)更新性能好。因?yàn)镃PU、存儲(chǔ)器、I/O接口等都是按總線規(guī)約掛到總線上的，因而只

要總線設(shè)計(jì)恰當(dāng)，可以隨時(shí)隨著處理器芯片以及其他有關(guān)芯片的進(jìn)展設(shè)計(jì)新的插件，新的插件

插到底板上對(duì)系統(tǒng)進(jìn)行更新，而這種更新只需更新需要更新的插件，其他插件和底板連線一般

不需更改。

12.請(qǐng)畫(huà)出用異步方式連續(xù)傳送字符“a”和“6”的波形圖,已知數(shù)據(jù)位為8位，起止位1位,

停止位1位，奇偶校驗(yàn)位1位(奇校驗(yàn))。

【解】"a”的ASCII碼為61H=01100001B,1的個(gè)數(shù)為奇數(shù)，故校驗(yàn)位為0,“6”的ASCII

碼為36H=00110110B,l的個(gè)數(shù)為偶數(shù)，故校驗(yàn)位為lo波形如圖6.7所示。

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查詢(xún)電

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13.畫(huà)

部

線控制

上離總

輯連接

，在邏

先級(jí)

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一定

設(shè)置

部件

線的

用總

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方式

查詢(xún)

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【解】

信號(hào)

加三根