計算機組成原理期末復習

前五章復習計算機組成原理第一章

計算機系統(tǒng)概論存儲程序概念第一臺電子數(shù)字計算機1946、美國、ENIAC存儲程序概念的提出1945、美籍匈牙利數(shù)學家馮·諾依曼硬件系統(tǒng)由五大基本部件組成；計算機內(nèi)部采用二進制來表示指令和數(shù)據(jù)；將編好的程序和原始數(shù)據(jù)事先存入存儲器中，然后再啟動計算機工作。第一臺存儲程序計算機1949、英國劍橋大學威爾克斯、EDSAC輸入設備

主存儲器

輸出設備

運算器控制器

外存儲器存儲器外設CPU主機數(shù)據(jù)控制地址或指令計算機的硬件組成微程序級機器語言級操作系統(tǒng)級匯編語言級高級語言級硬操作時序級應用語言級實際機器虛擬機器系統(tǒng)軟件應用軟件計算機系統(tǒng)的多層次結(jié)構(gòu)第二章

運算方法與運算器數(shù)制與編碼進制之間轉(zhuǎn)換BCD碼8421碼2421碼各位權(quán)分別為2、4、2、1是一種對9的自補碼。余3碼在8421碼的基礎上加0011形成的是一種對9的自補碼。數(shù)的機器碼表示無符號數(shù)、帶符號數(shù)原碼、反碼、補碼正數(shù)的原、反、補碼相等補碼和反碼的符號位可參與運算補碼的零的表示形式唯一補碼負數(shù)表示范圍寬定點數(shù)表示范圍原碼定點數(shù)(字長n+1位)純小數(shù)：–(1－2-n)~(1-2-n)例：字長為8位，則最小定點小數(shù)-127/128最大定點小數(shù)127/128純整數(shù)：-(2n－1)~(2n-1)

例：字長為8位，則最小定點整數(shù)-127最大定點整數(shù)1271.11111110.111111111111111.01111111.補碼定點數(shù)(字長n+1位)純小數(shù)：

-1~1－2-n例：字長為8位,則最小定點小數(shù)

-1最大定點小數(shù)127/128純整數(shù)：-2n~2n－1

例：字長為8位,則最小定點整數(shù)

-128最大定點整數(shù)1271.00000000.111111110000000.01111111.定點數(shù)表示范圍第n位K個0K個1n個0n個1K個1若階碼數(shù)值部分為K位，尾數(shù)數(shù)值部分為n位，均用補碼表示，則浮點數(shù)的表數(shù)范圍IEEE754標準的浮點數(shù)182332位短浮點數(shù)數(shù)符階碼尾數(shù)1.尾數(shù)隱含了最高位1(位權(quán)20),實際為24位2.尾數(shù)采用原碼表示3.階碼采用偏置值為127的移碼表示規(guī)格化的浮點數(shù)為了充分利用尾數(shù)的有效數(shù)位，規(guī)定尾數(shù)值應在0.5~1之間。補碼表示時，尾數(shù)的最高位應與符號位不同當1/2<=M<1時，應有0.1…的形式當–1<=M<-1/2時，應有1.0…的形式為什么是<，而不是<=?為什么是<=?補碼的表示范圍比原碼寬,可以表示-1,[-1]補=1.0000000,是規(guī)格化的浮點數(shù)[-1/2]原=1.1000000[-1/2]補=1.1000000不是規(guī)格化的浮點數(shù)加法器串行加法器：只有一位全加器的加法器，整個數(shù)據(jù)需要串行分時運算。并行加法器：由多位全加器組成的加法器進位信號的基本邏輯Ci=AiBi+(Ai⊕Bi)Ci-1串行進位本位進位Gi傳送進位函數(shù)PiFAAn

BnCn-1CnSn…FAA2B2C2S2C0C1FAA1B1S1Cn=Gn+PnCn-1

，…,C2=G2+P2C1，

C1=G1+P1C0C1=G1+P1C0C2=G2+P2(G1+P1C0)=G2+P2G1+P2P1C0C3=G3+P3(G2+P2(G1+P1C0))=G3+P3G2+P3P2G1+P3P2P1C0

…Cn=Gn+PnGn-1+…+(Pn…P1)C0并行進位：根據(jù)最高位進位,預先推算出各高位的進位關(guān)系使串行進位變成并行進位,從而實現(xiàn)快速加法運算。進位鏈信號邏輯表示加法器定點加減運算[Y]原=1.0110[Y]補=1.1010[-Y]補=0.0110補碼加減法

[x]補+[y]補=[x+y]補(mod2n)[x-y]補=[x+(-y)]補=[x]補+[-y]補(mod2n)補碼的溢出判斷同號相加時才可能產(chǎn)生溢出。雙高位判別法OVER=Cf⊕Co=1變形補碼方法01-正溢出10-負溢出11-負數(shù)00-正數(shù)定點乘除運算計算機實現(xiàn)乘除法的方法純軟件低檔微機，只能用子程序來實現(xiàn)乘除運算。硬件擴充中、小、微型機，增加一些硬件設備，乘除運算變換成累加和移位操作。專用硬件中、大型機，設置專用的乘除法器。串行乘法——補碼一位乘法運算比較法、Booth法參加運算的數(shù)用補碼表示，符號位參加運算被乘數(shù)X與部分積取雙符號位乘數(shù)Y取單符號位，末位增設附加位Yn+1,初值0

Yn與Yn+1構(gòu)成了各步運算的判斷位進行n+1步操作，但第n+1步不移位按補碼右移規(guī)則移位

YnYn+1

操作００原部分積→1

０１原部分積＋［X]補,→1

１０原部分積＋［－X]補,→1

１１原部分積→1不帶符號的陣列乘法器[例16]已知兩個不帶符號的二進制整數(shù)A＝11011，B

＝10101，求每一部分乘積項aibj的值與p9p8……p0的值[解]a4b0＝1

a3b0＝1

a2b0＝0a1b0＝1

a0b0＝1a4b1＝0

a3b1＝0

a2b1＝0

a1b1＝0

a0b1＝0a4b2＝1

a3b2＝1

a2b2＝0

a1b2＝1

a0b2＝0a4b3＝0

a3b3＝0

a2b3＝0

a1b3＝0

a0b3＝0a4b4＝1

a3b4＝1

a2b4＝0a1b4＝1

a0b4＝1串行除法——補碼不恢復余數(shù)法運算第一步，判斷是否夠除，不是簡單地相減。補碼表示時被除數(shù)、除數(shù)同號，相減被除數(shù)、除數(shù)異號，相加中間過程中，不同情況不同處理。余數(shù)、除數(shù)同號，商1，1←，+[-Y]補余數(shù)、除數(shù)異號，商0，1←，+Y商的校正。末尾恒置1法[例20]ｘ＝0.101001,ｙ＝0.111,求ｘ÷ｙ。[解:]

[－ｙ]補＝1.001

被除數(shù)ｘ

0.101001被除數(shù)x

減ｙ

1.001

(-0.111)

第一步減除數(shù)y

1.110001＜0q0＝0

余數(shù)為負商0，下步做加法

加ｙ

0.0111

除數(shù)右移，加

0.001101＞0

q1＝1

余數(shù)為正商1，下步做減法

減ｙ

1.11001(-0.00111)

除數(shù)再右移，減

1.111111＜0

q2＝0

余數(shù)為負商0，下步做加法

加ｙ

0.000111

除數(shù)再右移，加

0.000110＞0

q3＝1

余數(shù)為正商1

故得商q＝q0.q1q2q3＝0.101

余數(shù)r＝(0.00r3r4r5r6)＝0.000110陣列除法器完成除法運算示例浮點運算浮點加減運算浮點乘除運算浮點數(shù)的階碼運算：階碼通常用補碼或移碼形式表示

[ｘ＋ｙ]移＝[ｘ]移＋[ｙ]補

[ｘ－ｙ]移＝[ｘ]移＋[－ｙ]補移碼表示的階碼運算的溢出判斷：采用雙符號位00——負數(shù)01——正數(shù)10——上溢11——下溢運算器的基本組成定點運算器的基本組成ALU、寄存器組、內(nèi)部總線、判別邏輯和控制電路、多路選擇器或鎖存器。運算器的三種總線結(jié)構(gòu)單總線、雙總線、多總線ALU的進位方式串行進位的缺陷：運算時間長。并行進位方式：單級先行進位：組內(nèi)并行，組間串行。多級先行進位：組內(nèi)并行，組間并行。74181芯片應用舉例單級先行進位：組內(nèi)并行，組間串行。前片的Cn+4與下一片的Cn相連。影響運算速度例1：由4片74181組成單級先行進位的16位ALU。C1274181741817418174181F7~F4F3~F0F11~F8F15~F12C0C4C8C16A15~A12B15~B12A11~A8B15~B12A7~A4B7~B4A3~A0B3~B074181芯片應用舉例多級先行進位：組內(nèi)并行，組間并行。需利用74182CLA先行進位部件。例2：由4片74181組成兩級先行進位的16位ALU。F15~F12F11~F8F7~F4C1674181741817418174181A15~A12A11~A8A7~A4A3~A0B15~B12B11~B8B7~B4B3~B0C0F3~F0G

PG

P

G

PG

P

C4C8C12

G*P*74182CLAG3P3

Cn+z

G2P2

Cn+y

G1P1

Cn+x

G0P0CLA

CarryLookAheadCn+x

=G0+P0CnCn+y

=G1+P1Cn+x=G1+P1(G0+P0Cn)=G1+P1G0+P1P0CnCn+z=G2+P2Cn+y=G2+P2(G1+P1G0+P1P0Cn)=G2+P2G1+P2P1G0+P2P1P0

Cn

G3+P3Cn+z=G3+P3(G2+P2G1+P2P1G0+P2P1P0

Cn

)=G3+P3G2+P3P3G1+P3P2P1G0+P3P2P1P0Cn

P55成組進位產(chǎn)生函數(shù)G*

成組進位傳送函數(shù)P*74182CLA的進位邏輯第三章

存儲系統(tǒng)存儲系統(tǒng)層次結(jié)構(gòu)三級存儲系統(tǒng)Cache——內(nèi)存層次內(nèi)存——外存層次中央處理器高速緩沖存儲器內(nèi)存儲器外存儲器輔助軟硬件輔助硬件半導體存儲器各類半導體存儲器的工作原理DRAM的刷新刷新原因刷新方式集中式刷新分散式刷新異步式刷新存儲器容量擴充位擴充字擴充字位同時擴充存儲器與CPU的連接片選信號的產(chǎn)生方法全譯碼法可指定起始地址部分譯碼法地址重疊存儲器與CPU的連接全譯碼法例：用2K×8的SRAM構(gòu)成8K×8的存儲器，與CPU相連(8根對外數(shù)據(jù)線，20根地址線)。要求存儲器起始地址為00000H。第一、二步略。第三步：地址分配芯片A19A18A17A16A15A14A13A12A11A10~A0地址范圍0#0000000000…000000H~007FFH1…11#010…000800H~00FFFH1…12#100…001000H~017FFH1…13#110…001800H~01FFFH1…1ABCG2AG2B全譯碼法第四步：連線圖-----------MEMR---------MEMWA19A18A17A16A15A14A13A12A11VccA0~A10D0~D7----G2A

-----G2B----Y3C----Y2B----Y1A----Y0G1-----------CSWEOE

0#A0~A10D0~D7

1#

2#

3#多體并行內(nèi)存多個存儲體各自具有自己的地址寄存器、數(shù)據(jù)線、時序，可以獨立地并行工作。在一個存取周期中并行存取多個字，解決存儲器系統(tǒng)速度與CPU速度不匹配的問題。多個存儲體模塊的編址方式順序編址——順序存儲器交叉編址——交叉存儲器總線控制存儲體1存儲體2存儲體N…存儲控制部件MARMARMAR…交叉存儲器假設存儲器容量32字分成M0~M3四個模塊每個模塊存儲8個字地址在模塊間線性地排列地址5位低2位：模塊號高3位：塊內(nèi)地址優(yōu)點若不考慮總線傳輸時間延遲，理論上可將帶寬提高到4倍。DB282420161284029252117139513026221814106231272319151173M0M1M2M3010

0001001010

10010

11塊內(nèi)地址模塊號3位2位內(nèi)存地址交叉存儲器[例4]存儲器容量為32字，字長64位，模塊數(shù)m=4，分別采用順序方式和交叉方式進行組織。存取周期T=200NS，數(shù)據(jù)總線寬度為64位，總線傳送周期τ=50nS。問順序存儲器和交叉存儲器的帶寬各是多少？[解]均以傳送4個字來衡量總數(shù)據(jù)傳輸量=字數(shù)×字長=4×64位=256位順序存儲器傳輸時間=字數(shù)×存取周期=4×200nS=800nS帶寬=總傳輸量/傳輸時間=256位/0.8μS=320MbPS交叉存儲器傳輸時間=T+(m-1)τ=200NS+(4-1)×50nS=350nS帶寬=256位/0.35μS=730MbPS單位時間內(nèi)的數(shù)據(jù)傳輸量高速緩沖存儲器工作原理地址映像全相聯(lián)映像直接映像組相聯(lián)映像M2047…15塊…1塊0塊塊號…塊號塊號15塊…1塊0塊Cache標記11位直接映像組相聯(lián)映像31區(qū)255…249248…15塊…9塊8塊7塊…1塊0塊M0區(qū)1區(qū)…區(qū)號…區(qū)號區(qū)號7行…1行0行Cache標識5位255254253252…7塊6塊5塊4塊3塊2塊1塊0塊M0區(qū)1區(qū)63區(qū)…區(qū)號區(qū)號區(qū)號區(qū)號區(qū)號1行0行1行0行Cache…1行…0組1組3組0行標識6位區(qū)號虛擬存儲器虛擬存儲系統(tǒng)虛地址（邏輯地址）實地址（物理地址）頁式虛擬存儲段式虛擬存儲段頁式虛擬存儲第四章

指令系統(tǒng)指令格式指令的基本格式：地址碼結(jié)構(gòu)四地址指令、三地址指令、兩地址指令、單地址指令、零地址指令操作碼編碼方式定長操作碼變長操作碼擴展操作碼的方法操作碼字段

地址碼字段

尋址技術(shù)尋址方式：確定本條指令中操作數(shù)的地址或計算下一條要執(zhí)行的指令地址的方法。指令尋址方式順序?qū)ぶ贩绞教S尋址方式操作數(shù)的尋址方式指令中的形式地址有效地址尋址方式操作數(shù)尋址方式立即尋址：OP立即數(shù)直接尋址：操作數(shù)內(nèi)存儲器OP直接地址操作數(shù)尋址方式間接尋址：地址碼字段給出的是操作數(shù)地址的地址。間接標志I，當I=1時，間接尋址。存儲器OP間接地址1一級間址I=1有效地址操作數(shù)操作數(shù)尋址方式間接尋址存儲器OP一級間址1多級間址I=11|二級間址1|三級間址0|有效地址操作數(shù)寄存器尋址：操作數(shù)尋址方式OPRi操作數(shù)Ri寄存器寄存器間接尋址：Ri寄存器OPRi有效地址操作數(shù)存儲器操作數(shù)尋址方式變址尋址：變址寄存器加法器存儲器操作數(shù)OPRxA

基址尋址：基址寄存器加法器操作數(shù)OPRbD存儲器操作數(shù)尋址方式相對尋址：有效地址EA由程序計數(shù)器PC的內(nèi)容和指令中的地址碼相加得到。PC加法器操作數(shù)OPD存儲器操作數(shù)尋址方式塊尋址方式：在指令中指出數(shù)據(jù)塊的首地址和塊長。段尋址方式——8086機邏輯地址→物理地址物理地址=段基址×16+偏移量例如：(CS)=4232H(IP)=66H下條指令地址=CS×16+IP=42386HOP末地址首地址標志位操作數(shù)尋址方式操作數(shù)00頁內(nèi)地址操作數(shù)PCH當前頁面頁內(nèi)地址PCL操作數(shù)頁面號頁面號頁內(nèi)地址頁寄存器當前頁尋址EA=PCH//頁內(nèi)地址基頁尋址EA=0//頁內(nèi)地址頁寄存器尋址EA=頁面號//頁內(nèi)地址頁面尋址的三種形式堆棧尋址堆棧按“后進先出”（LIFO）或“先進后出”（FILO）順序進行存取的存儲區(qū)。用于保存斷點、保護現(xiàn)場、參數(shù)傳遞等。堆棧分類寄存器堆棧（串聯(lián)堆?；蛴捕褩＃┤萘坑邢?、堆棧的讀出是破壞性的、速度快

存儲器堆棧（軟堆棧）容量大、可以在整個內(nèi)存區(qū)浮動、訪存，速度慢指令系統(tǒng)指令分類數(shù)據(jù)傳送類指令算邏運算類指令程控類指令輸入/輸出類指令指令系統(tǒng)的發(fā)展CISC：復雜指令集系統(tǒng)計算機RISC：精簡指令集系統(tǒng)計算機第五章

中央處理器CPU的基本組成——控制器OP地址碼3.時間基準?4.操作數(shù)地址如何形成?5.下條指令地址如何形成?①②③尋址方式+1轉(zhuǎn)移地址微操作控制信號1.控制器的基本任務?產(chǎn)生微操作控制信號2.產(chǎn)生微操作控制信號的依據(jù)?控制器的硬件實現(xiàn)方法組合邏輯型（硬布線控制器）控制單元是由門電路組成的復雜的樹形網(wǎng)絡以使用最少元件和最高操作速度為設計目標C=f(Im，Mi，Tk，Bj）：微操作控制信號是譯碼輸出、執(zhí)行部件的反饋、節(jié)拍電位和節(jié)拍脈沖的函數(shù)存儲邏輯型（微程序控制器）微操作信號代碼化，使每條機器指令轉(zhuǎn)化成一段微程序并存入一個專門的存儲器（控制存儲器）中，微操作控制信號由微指令產(chǎn)生。組合邏輯和存儲邏輯結(jié)合型時序系統(tǒng)與控制方式時序系統(tǒng)：指令周期、機器周期、節(jié)拍、工作脈沖多級時序系統(tǒng)硬布線控制器三級時序系統(tǒng)機器周期、節(jié)拍、工作脈沖微程序控制器二級時序系統(tǒng)節(jié)拍（微周期）、工作脈沖控制方式同步控制方式異步控制方式聯(lián)合控制方式指令周期流程圖ADDR2，R0；(R0)+(R2)→R0PC→ARM→DRDR→IRR2→YR0→XY+X→R0譯碼PCO，G，ARiR/W=RDRO，G，IRiR2O，G，YiR0O，G，Xi+，G，R0i取指執(zhí)行指令流程圖微操作控制信號具有